一、工作频率为2GHz的低成本可编程振荡器（论文文献综述）
方韵[1]（2021）在《基于环形振荡器的CMOS高速高可靠性时钟电路研究》文中指出CMOS环形振荡器因其低功耗、宽调谐范围、小面积且易于重构等优点,被运用于各种集成电路系统中。然而其相位噪声性能和可靠性是制约它被进一步应用的因素。本文主要结合GHz范围射频收发机等应用场景,对环形振荡器及其重构电路从稳定性理论、电路设计技术和系统架构等多个维度开展可靠性关键技术研究。围绕这一主题,本文完成了除二分频器,八相位不交叠时钟发生器和数字控制振荡器这三款时钟产生电路的可靠性分析、设计及实测验证。论文的主要工作和创新点如下:由于现有环形振荡器起振理论存在难以同时准确预测和给予实际参数优化指导的缺点,本文首次针对基于环形振荡器的注入锁定分频器提出了一种新型可靠性理论分析。根据本理论改进的注入锁定分频器获得了锁定范围和可靠起振特性的合理折中。蒙特卡罗仿真验证了该改进电路能够消除传统电路潜在的无法起振的缺陷。该二分频电路实现了4相位正交输出,并在TSMC 0.18μm CMOS工艺下流片验证。电路在不同供电电压和整个工业温度下均能稳定起振,最高锁定范围达147%,消耗的功耗为0.25 mW。本文针对基于环形振荡器的八相位时钟生成器提出了占空比不平衡矫正电路,减轻了其应用于混频器优先接收机时的谐波回叠现象。该电路通过在每两个单元中插入多路选择器,在维持输出频率的同时,减轻了占空比不平衡现象。相关的蒙特卡罗仿真显示该矫正电路不仅矫正了占空比偏差,而且在各种工艺偏差下都可正常工作。这个带不平衡矫正的八相位时钟生成器经过标准GSMC 0.13μm的CMOS工艺下流片验证,最高可在2.5 GHz的频率下工作,1.2 V供电电压下的功耗仅为2.4 mW。本文还针对多波段数字阵列雷达系统这一应用背景,探索了小面积、大带宽、高线性度、高可靠性的数字控制振荡器。得益于负反馈架构,该振荡器对工艺电压温度偏差不敏感。本文还首次提出了针对该电路的线性度校准技术。提出的数字控制振荡器采用了基于电阻阵列的一点校准方案,并在标准SMIC 55 nm的CMOS工艺下流片验证。实测工作范围是1.3至2.5 GHz,调谐范围为64%,总面积仅为0.04 mm2。该振荡器的粗调调谐曲线表现出很高的线性度,INL为4.64 LSB,仅为普通数字控制振荡器的43%。
陈德阳[2]（2021）在《面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现》文中研究指明近年来,微波多普勒雷达作为传感器用途越来越广泛,其收发机电路设计追求小型化、低成本、低功耗、高灵敏度等性能,其中频率综合器和混频器结构的设计对以上性能有着重大影响。频率综合器决定了发射机的输出频谱纯度,同时也影响着接收机解调噪声。混频器影响着接收机的噪声、线性度等,决定了接收端的信噪比。本文面向X波段雷达传感器应用,对多普勒雷达系统中的关键电路进行研究,基于130nm CMOS工艺对上述电路进行集成化设计。本文首先介绍了频率综合器中常用的锁相环结构,针对实际应用的指标需求,设计了一款电荷泵锁相环。其中对分频器电路进行了抗工艺和温度变化的优化,保证锁相环电路能够稳定工作。该芯片进行了版图设计和加工测试,在13.05mW的功耗下,实现了 10.3GHz-11.3GHz的频率锁定范围,频率步进12.5MHz,相位噪声-55.4 dBc/Hz@10kHz,-95.2 dBc/Hz@1MHz,杂散功率-35.5dBc。其次,基于电荷泵锁相环固有的问题和测试的结果,为了进一步降低功耗并优化相位噪声,本文设计了一款带内噪声优化的亚采样锁相环与倍频器级联的结构,其中实现了低功耗的堆叠式压控振荡器;为了提高性能的一致性和稳定性,本文利用环路反馈设计方法,设计了稳幅电路、占空比控制电路、恒跨导电路,从而稳定环路参数。最终仿真实现的性能为功耗5.7mW,输出频率范围9.6GHz-11.4GHz,最优相位噪声-126dBc/Hz@10kHz,-110dBc/Hz@1MHz,积分有效值抖动为188fs。接着,本文针对零中频接收机中使用的混频器结构进行研究,结合文献中的时变小信号模型分析方法,改进单平衡有源混频器的增益和闪烁噪声模型,设计了一款负阻谐振结构电流注入型低闪烁噪声有源混频器,并通过增加共栅管和可调元件、调整匹配电路,增强了电路的稳定性。该混频器仿真实现的性能为功耗3mW,电压转换增益30dB,低频噪声系数9.1dB@10kHz,高频噪声系数6.1dB@100MHz。
苏浩[3]（2021）在《基于TSMC 0.18μm的CMOS频率合成器的设计与验证》文中研究指明20世纪80年代以来,随着无线通信技术的发展,人们对频率合成技术的需求愈加迫切。近年来,移动通信标准从2G（GSM）,3G（CDMA）,4G（LTE）到5G（NR）不断演进和发展,需要GHz级别的频率发生器来提供本振频率,因此对输出高频稳定信号的频率合成器芯片的需求日益迫切。随着集成电路工艺的快速发展和无线通信市场的迫切需求,频率合成器开始朝着功耗低、易于集成和成本低的方向发展。电荷泵锁相环凭借其相位误差小,捕获范围大的优点,目前被广泛使用在频率合成器的设计之中。本文首先介绍了锁相环系统的理论基础,分析了锁相环各个组件的工作原理并进行了公式化表述,提出了抖动和相位噪声的基本概念和产生机理,介绍了非理想效应,并提出了能有效解决诸如鉴相器死区和电荷泵电流不匹配等非理想效应的方法。本文还对锁相环系统进行线性化的建模分析,通过传递函数分析锁相环系统的稳定性。本文引入了Leeson模型对压控振荡器的相位噪声进行了分析。随后通过Verilog-A编程语言对锁相环的各个模块进行了仿真,在确定锁相环系统的参数(参考频率fref=4MHz,输出频率fout范围在4.1GHz～4.4GHz之间,调节灵敏度Kvco为100MHz/Hz)之后,通过Verilog-A语言可以灵活地改变诸如压控振荡器自由振荡频率、KVCO和分频系数等参数,借助建模仿真结果可以方便地观察到各个参数对环路锁定时间和稳定性的影响,以便为后续原理图设计提供合适的参数。本文还分析了影响锁相环锁定速度的因素,可以通过增加电荷泵基准电流Icp或者环路滤波器等效电阻R的方式来提高锁定速度。接着我们进行电路原理图设计,在设计和验证锁相环各个模块之后,对锁相环系统进行瞬态前仿真。之后完成版图设计并进行后仿真,仿真结果表明,在经过20μs之后,锁相环正常锁定。最后我们测试引线键合后芯片的相位噪声性能,测试结果表明,当锁相环输出频率为4.3GHz时,功率仅为0.31d Bm,在频率偏移为1MHz时,测得的相位噪声为-81.83d Bc/Hz,具有良好的相位噪声性能。
朱亦昊[4]（2021）在《可配置频点的3.5GHz变频模块的设计与研究》文中指出以3.5GHz为中心频率的无线信号是5G通信技术中极具应用价值的一个频段。但由于该频段的信号频率较高,信号的穿透和散射、绕射能力差,有效传输距离很短,这一缺点限制了该信号在5G技术中的应用。为了解决3.5GHz信号传输距离不够长影响信号覆盖距离的问题,本文对无线信号的特点和多种信号变频技术进行了广泛的研究。从变频模块的实用性、便携性、易用性出发,本文设计了一款可配置变频频点的3.5GHz无线信号变频模块,并对其进行了详细的测试。本文的创新点和贡献主要为以下三个方面:1、设计了无线信号双变频通道的变频模块结构。该设计解决了现有的无线信号变频方案的两个主要问题:不支持无线信号双工工作模式、额外的控制电路导致的时延。本文详细研究了现有的两种单通道变频模块的变频模式及控制方案,发现现有的方案不支持FDD。从这一问题切入,本文设计了可同时支持TDD和FDD双工通信的变频方案,并减少了控制电路的设计,结构简单,时延更低。2、设计了更广的可变频率范围。本文设计的3.5GHz变频模块可支持100KHz-3.8GHz频率范围的无线信号的输入输出,与一般的变频模块相比,可以满足更多的应用场景。3、对设计完成的3.5GHz信号变频模块进行了详细的室内和外场测试。本文对制作的3.5GHz无线信号变频模块进行了上、下通道变频功能测试、插损测试以及通信功能测试,对设计的模块功能进行了详细的验证。本文设计的3.5GHz信号变频模块具备双向变频、可配置频点、容易安装部署、功耗低等特点,可以解决5G通信中3.5GHz信号的传输距离较短的问题,在应用中有一定的参考价值和实际意义。
傅之遥[5]（2020）在《高精度低功耗可重构GNSS射频接收电路研究及设计》文中研究指明随着全球卫星导航系统（GNSS）的快速发展,用户对导航定位精度需求的不断提升,传统的单模单频接收机已无法满足用户日益提高的需求。GNSS接收机正向着拥有更高精度,更高可靠性的多模多频发展。作为接收机的重要组成部分,射频前端的多模多频特性也成为研究的热点。本文提出了一种支持BD B1/B2、GPS L1/.L2、GALILEO E1信号的可重构多模多频射频前端设计方案,通过对信号特性的分析,以及中频频率的统一实现了最简的系统架构,以实现低功耗、低成本的设计要求。并对其关键电路模块,如可重构多频低噪声放大器,无源混频器,OTA-C复数域滤波器以及频率综合器等进行了详细的分析与设计。首先,重点设计了多频低噪声放大器,提出通过电路重构实现对多频段的支持,采用部分源级简并结构,在基本不改变原本源级电感反馈结构LNA的输入匹配网络、功耗以及面积的情况下实现了5d B的增益提升与0.1d B的噪声性能改善,该结构以最简单的电路改进与极低的代价实现了性能提升;其次,无源混频器由无源混频器核心与跨阻放大器构成,针对跨阻放大器的线性度短板,基于负阻提高线性度的技术,在TIA输入端额外并联一负阻电路,仅以5%的功耗代价实现了9d Bm的线性度提升,从而有效改善了整个系统的线性度;另外,针对OTA-C复数域滤波器的线性度与带宽可调的需求,结合信号衰减技术,并基于电压翻转跟随器的电流镜,设计了高线性度的可调OTA单元;最后,针对频率综合器的相位噪声与多频率输出需求,重点对其压控振荡器以及可编程分频器进行了分析与设计。本设计可重构多模多频射频前端基于TSMC 0.18μm CMOS工艺实现,仿真结果显示,本设计射频前端在1.2GHz与1.57GHz分别实现了63d B和69d B的增益,1.6d B和1.5d B的噪声系数,-41.5d Bm和-48.2d Bm的输入三阶交调截点。中频带宽可实现2/4/20MHz的切换,且镜像抑制比为23d B/29d B/30d B,压控振荡器相位噪声为-129d Bc/Hz@1MHz/-123d Bc/Hz@1MHz。该射频前端在1.8V工作电压下,单通通道消耗电流19.4mA（BD B2模式下21mA）。
蒋婷婷[6]（2020）在《超宽带雷达频率合成系统设计》文中认为随着我国经济技术的快速发展,雷达在军事领域上的应用越来越广泛,对人们的生活也带来了巨大的影响和改变。作为雷达关键系统之一的频率合成系统,不仅可以为雷达接收机提供本振信号,还可以为雷达发射机提供激励信号。频率合成系统被称为电子系统的“心脏”,通常应用于现代先进的电子系统中,如探测/遥测、雷达和微波通信,其性能指标决定了电子系统的关键指标的好坏。在现代雷达中,为了提高雷达的灵敏度和抗干扰能力,低相噪、低杂散、超宽带和频率捷变的频率合成系统已成为雷达系统重要的研究方向。本课题是为某型雷达设计一款高性能小体积的频率合成系统。该课题设计的频率合成系统的频率范围为1GHz8GHz,相位噪声优于-90dBc/Hz@1kHz,频率间隔为10MHZ,杂散优于-50dBc,跳频时间小于50us和体积不大于150（mm）*100（mm）*30mm。该系统突破传统理论,在一个系统内集成锁相,分频和开关滤波等功能。这种先进的宽带微波频率快速合成系统既能实现微波信号的产生,还大大降低了分系统的体积、重量,可大大简化电子整机的结构,是新一代航空雷达、气象雷达、卫星探测、微波通信等电子整机发展的核心部件。本课题的主要工作如下:1.对频率合成技术理论进行研究。从国内外说明了频率合成系统的研究现状。分析了目前主要的频率合成技术的优缺点。阐述了锁相环的工作原理,提出了几种频率合成方案,并确定了C波段基准源经分频和开关滤波向低端扩展的方案。2.FPGA控制单元部分。介绍了FPGA芯片的选型和电路原理图设计,并在Quartus II上进行控制程序的编程,然后对程序分模块介绍。最后在Modelsim上进行程序的仿真验证。3.C波段基带源模块的设计。根据雷达系统性能的要求,明确了C波段基带源的具体指标和设计方案。采用锁相环（PLL）原理合成基带源信号,并对关键技术指标进行了理论计算和仿真。详细介绍了器件的选型,给出了PCB图和实物图,最后对C波段基带源模块进行硬件测试。4.低频段模块的设计及系统联调。本文的设计创新点是在保证C波段基带源主要性能指标达到整体系统指标要求的前提下,增加了分频部分使信号频率带宽更宽而且整个系统的主要性能指标仍能达到要求。首先介绍了设计的方案以及芯片的选型,然后给出了PCB图和实物图,最后与C波段基带源一起进行系统的联调。结果表明,该频率合成系统的设计指标达到课题指标要求,本论文的设计目标实现。
仪梦帅[7]（2020）在《基于锁相环技术的多频低相噪时钟发生器设计》文中认为锁相环的作用是使振荡器的输出信号追踪参考信号变化从而实现倍频功能,基于锁相环技术的时钟发生器已经成为高性能处理器、数据恢复、模数转换等领域的关键电路。近年来随着高新科技领域飞速发展,市场对时钟频率源的时钟精度、相位噪声、响应速度和输出频率个数提出了更高的要求。本文以锁相环的快速锁定、低相位噪声、多频率输出为重点,从模型建立、关键模块设计、系统级设计与验证和版图设计等多方面完成了基于锁相环技术的多频低相噪时钟发生器的设计。本文主要工作如下:1.建模及行为级仿真。在建立三阶、四阶锁相环线性模型的基础上推导环路零极点的位置,对环路稳定性进行分析;分析捕获时间与锁相环环路带宽的关系,选定动态环路带宽技术作为锁相环快速锁定的设计方案;分析锁相环噪声传输模型,为优化相位噪声提供理论依据。2.关键模块设计。在鉴频鉴相器和电荷泵中,加入延时可控单元、互补开关、运放钳位等结构对电路进行优化,抑制非理想因素引入的相位噪声。锁定检测电路能够精准检测锁相环的环路状态并输出控制信号,在捕获阶段增大环路带宽,加快捕获速度;在锁定后减小环路带宽,更好的滤除高频噪声。动态环路带宽技术将PLL锁定时间减少了40%以上。采用三阶环路滤波器提升高频噪声抑制能力。压控振荡器设计采用3位开关电容阵列的自开关偏置LC结构,实现宽频带调谐范围,通过减少压控增益来抑制控制电压引入的噪声,设计中重点针对VCO器件噪声进行了优化。其相位噪声性能相较于传统的LC-VCO在1MHz频偏处提升了4dBc/Hz。基于双模预分频器和吞脉冲计数器设计了可编程双模分频器,设计动态高速触发器作为基本单元,保证高频状态下分频器的工作速度,采用同步时序逻辑的设计方法保证时序准确。设计20bit三阶MASH1-1-1结构Σ-Δ调制器和对应接口电路,实现小数分频功能,消除小数杂散并将量化噪声调制至高频,具有频率分辨率高、结构稳定、工作速度快的优点。3.整体设计及结果。本文基于某代工线0.18μm工艺平台完成了基于锁相环技术的多频低相噪时钟发生器整体电路设计、版图设计及仿真。电路最终实现指标为:电源电压1.8V,锁定时间小于2.1μs,整体电路最大功耗3.5mA,输出调谐范围为0.99GHz到1.55GHz,1MHz频偏处相位噪声为-123.1dBc/Hz,具备20bit小数分频的功能。
宋雄[8]（2020）在《用于信息物理融合系统的模拟接口电路设计》文中进行了进一步梳理信息物理融合系统可实现对大规模复杂系统和广域环境的实时感知,动态监控和及时反馈。因此,需要大量的传感器和嵌入控制器来实现系统的实时信号采集和精确控制。其中嵌入式控制器的核心模块包含了数字信号处理器,无线收发机和模拟接口电路。以模拟接口电路为例,其核心功能包含了对模拟、数字和射频信号等多种类型信号的处理,面临着大量的设计挑战。研究并设计低功耗、低成本、灵活和通用的模拟接口电路对信息物理融合系统的广泛应用具有重要意义。本论文的研究内容主要集中在这些接口电路的关键技术,并设计了关键模块。从低功耗、低成本、灵活性和通用性等设计考虑出发,本文具体的研究工作内容如下:（1）具有dB线性增益控制特征的大带宽可变增益放大器的研究和设计。本论文提出一种新型可变增益放大器的拓扑结构。所设计的可变增益放大器实现了大带宽和PVT鲁棒性,设计采用了电流复制技术,直接级联技术和温度补偿技术。基于所提出的拓扑结构,论文首先展示了采用电阻负载的可变增益放大器。测试结果表明,电阻负载的可变增益放大器的增益控制范围为41dB,dB线性误差为0.6dB,带宽为580MHz。为了减小PVT对可变增益放大器性能的影响,论文进一步提出了基于有源负载的可变增益放大器。该设计采用有源负载来降低工艺和供电电压对性能的影响,并通过温度补偿电路来降低温度对性能的影响。该设计技术也得到了流片验证。测试结果表明:基于双极型晶体管的有源负载可变增益放大器增益控制范围为51dB,dB线性误差为0.65dB,带宽为740MHz。基于偏置亚阈值区MOS的有源负载可变增益放大器增益控制范围为45dB,dB线性误差为0.85dB。为了进一步减小工艺对可变增益放大器性能的影响,研究和设计了基于电流分流的有源负载可变增益放大器。基于仿真验证,该电路可以通过改变偏置电流来改变带宽。所研究的可变增益放大器都可以通过改变级联数目,来改变增益控制范围。（2）14位逐次逼近型模数转换电路的研究和设计。为了简化结构和降低功耗,该电路采用了上级板采样技术和劈开电容结构,优化了电容校准算法,减少了冗余电容数目。采用劈开电容结构来减少一个参考电压,从而去除了一个参考电压缓冲器,进而降低了电路的整体功耗。优化的电容校准算法是基于高段电容之间的切换产生电压误差,并通过低段电容量化电压误差,来求得高段电容的真实权重。冗余位电容的使用可以纠正高位的比较错误,同时简化电容校准算法。基于Matlab的行为级仿真表明,所采用的电容校准算法可以将SAR ADC的SFDR提升29dB,SNDR提升23dB。同时,该逐次逼近型模数转换器采用了上级板采样,减少了开关切换的次数,进一步降低了功耗。基于Cadence IC仿真表明,所设计的逐次逼近型模数转换器的有效位数为13.7位。（3）数字发射机中核心模块的研究和设计。本论文采用了Σ-?调制技术,实现了低功耗、小面积的射频数模转换器。论文设计并测试验证了基于Σ-?调制2位数字输出的RFDAC。测试结果表明,基于Σ-?调制2位数字输出的RFDAC存在本振泄漏和非线性的问题。为了进一步抑制本振泄漏和减少非线性,设计了基于Σ-?调制1位数字输出的RFDAC。同时,该RFDAC可以通过搭建半数字FIR滤波器减少噪声。本论文采用二维振荡器的注入锁定分频器的结构设计了多相位时钟发生器。所提出多相位时钟发生器可以通过编程的方式改变总延时从而实现分频比的编程控制。为了验证所研究的多相位时钟发生器具有可变分频比的功能,基于该结构的4/5分频器采用标准的0.18μm CMOS工艺制造。测试结果表明,该4/5分频器的工作频率范围为4.8至6.2GHz,最大功耗为0.5m W,具有可精确控制的分频比。
阮予[9]（2020）在《超宽频锁相环频率综合器的关键技术研究》文中研究表明近年来,无线通讯的迅猛发展,使得无线通讯技术方面受到了越来越多研究人员的关注。锁相环频率综合器是无线收发机中用来提供本振信号的关键模块,它的性能影响着无线收发机的性能。为了满足无线收发机对于低功耗、高集成度、低成本等不断提高的性能需求,对锁相环频率综合器提出了宽频率范围、低相位噪声、低功耗等设计指标。因此,本文研究与设计重点围绕锁相环频率综合器的系统以及其中的关键模块。本文首先对于锁相环频率综合器的结构以及关键参数进行了分析,建立了S域线性时不变系统（LTI）模型,对于环路稳定性进行了分析。指出了锁相环频率综合器中的各种噪声源,并通过对于相位噪声传递函数的推导,得到了这些噪声源对于总的相位噪声的贡献。之后对1.5分频和多VCO这两种宽频实现方法进行了介绍,并对它们进行了优缺点分析。压控振荡器是实现频率输出的关键模块,因此接下来对压控振荡器进行设计:首先对传统的电感电容型振荡器的基本原理进行了介绍,并对相位噪声进行分析与推导,但是这种振荡器的相位噪声性能并不如C类VCO。在对C类VCO进行进一步的分析中发现其存在难以兼顾起振可靠性和高电流效率的问题。因此本设计中采用带有动态偏置的C类VCO来解决这一问题,并且加入了电流舵阵列来提高PVT变化下的性能稳定性。在设计完成后,对于双VCO的性能参数进行了仿真验证,并对VCO进行了整体的版图设计。之后,对于锁相环频率综合器环路中的其他模块进行设计与分析。分频器部分由预分频器和可编程分频器组成,本文对它们的工作原理进行了分析,并对电路结构进行了设计。在鉴频鉴相器的设计中,为了避免各个工艺角下鉴相死区的产生,采用了可编程延时控制模块。在电荷泵的设计中,首先介绍电荷泵的基本原理和非理想效应,并给出了常见的几种电荷泵结构,分析了它们的优点和不足。最后结合不同类型的电荷泵的优势,给出了一种优化的可编程电荷泵。在自动频率校准模块的设计中,对于工作原理及算法进行了分析与设计。最后,基于TSMC 65nm工艺,介绍了版图设计中需要注意的方面,并对电路进行了版图设计。最终得到锁相环频率综合器的版图面积为1.5mm×1.5mm。在后仿中,锁相环频率综合器的中心频率为13GHz,频率覆盖范围达到8.4～17.6 GHz,锁定时间低于25us,中心频率下的相位噪声在TT、SS、FF三种工艺角下均低于-111.1d Bc/Hz@1MHz。
朱昱光[10]（2020）在《应用于导航接收机中的双模小数分频锁相环的研究与设计》文中进行了进一步梳理卫星导航定位系统是以人造地球卫星作为导航台的无线电导航系统,它在国民经济建设、军事和国防领域都有着极其重要的作用。地面接收终端是用来接收卫星导航信号,将信号进行算法处理,解析出定位坐标的用户端设备。对于接收终端而言,锁相环是其中至关重要的模块,其性能与整个导航接收机射频前端芯片的性能息息相关。本文即围绕导航接收机中双模小数分频锁相环的设计展开。首先介绍了小数分频锁相环的构成,各模块的工作原理以及主要的性能指标。推导锁相环的系统传递函数,建立线性化模型,进行环路的系统参数设计。将系统参数代入Matlab中进行稳定性仿真,并利用Simulink建模进行行为级仿真。基于锁相环的相位噪声线性传输模型,通过拉式变换获得各模块的等效输出相位噪声。利用Matlab将各噪声源拟合得到锁相环系统的输出相噪曲线,进而指导模块电路的设计。基于锁相环系统的分析和设计,开始具体电路的实施。详细分析了鉴频鉴相器的“死区”和“盲区”效应,以及电荷泵的电荷泄漏、电流失配、电荷注入、时钟馈通、电荷分享等非理想效应。阐述了压控振荡器的结构选取与设计原则,除2分频器的设计方法,可编程分频器的实现方式,∑-Δ调制器的噪声整形,自动频率校正电路的原理、结构和算法描述。根据理论分析指导电路的设计,并利用Cadence Spectre、Matlab、Spectre Verilog-AMS等仿真软件逐一进行仿真验证。采用GSMC 0.13μm 1P7M CMOS工艺进行电路设计和版图绘制,整个锁相环的芯片面积为4.06×0.91mm2,其中∑-Δ调制器和自动频率校正电路的版图采用半定制设计方法,其他模块的版图采用全定制设计方法。利用Cadence公司的Or CAD Capture工具设计了芯片的测试PCB,对流片后的导航接收机芯片进行测试。测试结果表明,锁相环可以正常工作在1.2V电源电压下。1.2GHz锁相环的频率调谐范围为0.96GHz～1.38GHz,其带内噪声为-88d Bc/Hz@10KHz,带外噪声为-93d Bc/Hz@100KHz,-117d Bc/Hz@1MHz,10KHz到1MHz的RMS jitter为0.3ps。1.5GHz锁相环的频率调谐范围为1.13GHz～1.71GHz,其带内噪声为-87d Bc/Hz@10KHz,带外噪声为-92d Bc/Hz@100KHz,-115d Bc/Hz@1MHz,10KHz到1MHz的RMS jitter为0.5ps。满足导航接收机性能指标要求。
二、工作频率为2GHz的低成本可编程振荡器（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、工作频率为2GHz的低成本可编程振荡器（论文提纲范文）
（1）基于环形振荡器的CMOS高速高可靠性时钟电路研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 缩写、符号清单、术语表 |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 CMOS振荡器的挑战 |
| 1.3 CMOS振荡器的研究现状 |
| 1.3.1 LC振荡器的研究现状 |
| 1.3.2 环形振荡器的研究现状 |
| 1.4 本文研究内容和目标 |
| 2 高速时钟电路基础 |
| 2.1 振荡器概述 |
| 2.2 振荡器相位噪声模型 |
| 2.2.1 Leeson模型 |
| 2.2.2 Hajimiri模型 |
| 2.3 注入锁定振荡器原理 |
| 2.3.1 Adler方程及Mirzaei一般化方程 |
| 2.3.2 基于ISF的一般化注入锁定分析 |
| 2.4 分频器和多相位时钟产生电路概述 |
| 2.4.1 分频器的相位噪声分析 |
| 2.4.2 基于环形振荡器的分频器 |
| 2.4.3 基于环形振荡器的多相位时钟产生电路 |
| 2.5 本章小结 |
| 3 高可靠性注入锁定分频器的理论及设计 |
| 3.1 环形振荡器起振条件研究现状 |
| 3.1.1 巴克豪森准则 |
| 3.1.2 割线准则 |
| 3.2 基于环形振荡器的ILFD和对称性破裂的理论背景 |
| 3.3 基于对称性破裂的起振条件判别方法 |
| 3.3.1 传统差分延迟单元的关键对称工作状态 |
| 3.3.2 传统差分延迟单元的扰动分析 |
| 3.3.3 传统差分延迟单元的增益特性分析总结 |
| 3.4 高可靠性ILFD的设计改进方案 |
| 3.4.1 高可靠性差分延迟单元的关键对称工作状态 |
| 3.4.2 高可靠性差分延迟单元的扰动分析 |
| 3.4.3 高可靠性差分延迟单元的增益特性分析总结 |
| 3.5 本起振理论的仿真验证及流片测试结果 |
| 3.5.1 基于蒙特卡洛仿真的验证 |
| 3.5.2 基于实测结果的验证 |
| 3.6 本章小结 |
| 4 带相位不平衡度矫正的多相位时钟产生电路 |
| 4.1 多相位时钟高平衡度和低抖动的意义 |
| 4.1.1 混频器优先接收机的原理 |
| 4.1.2 非理想的多相位时钟的影响 |
| 4.2 多相位时钟产生器的研究现状 |
| 4.3 带不平衡矫正的八相位不交叠时钟 |
| 4.4 多相位不交叠时钟发生电路的仿真验证及流片测试结果 |
| 4.5 本章小结 |
| 5 基于环形振荡器的高线性度高可靠性数字控制振荡器 |
| 5.1 振荡器线性度及可靠性意义 |
| 5.2 DCO线性度和可靠性提高的研究现状 |
| 5.3 基于开关电容的DCO线性度提高方案 |
| 5.3.1 基于开关电容的DCO的基本原理 |
| 5.3.2 基于开关电容的DCO的校准方法 |
| 5.4 实际电路实现 |
| 5.5 DCO环路及噪声分析 |
| 5.6 流片测试结果 |
| 5.7 本章小结 |
| 6 总结与展望 |
| 6.1 本文研究工作总结 |
| 6.2 未来研究工作展望 |
| 参考文献 |
| 作者简历 |
| 攻读博士学位期间的主要研究成果 |
（2）面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 国内外研究现状和发展趋势 |
| 1.2.1 锁相环频率综合器研究现状 |
| 1.2.2 低闪烁噪声有源混频器研究现状 |
| 1.3 论文研究内容和结构安排 |
| 1.3.1 研究内容 |
| 1.3.2 结构安排 |
| 第二章 多普勒雷达电路关键技术基础 |
| 2.1 锁相环结构和理论基础 |
| 2.1.1 反馈环路基础 |
| 2.1.2 锁相环的基本原理和性能指标 |
| 2.1.3 锁相环环路分析 |
| 2.2 混频器结构和理论基础 |
| 2.2.1 混频器的基本原理和性能指标 |
| 2.2.2 闪烁噪声的来源 |
| 2.3 低功耗、低噪声设计方法 |
| 2.3.1 低功耗 |
| 2.3.2 低噪声 |
| 2.4 本章小结 |
| 第三章 电荷泵锁相环电路设计、仿真及实现 |
| 3.1 电荷泵锁相环架构设计 |
| 3.1.1 指标分析与方案设计 |
| 3.1.2 设计关键问题与难点 |
| 3.2 压控振荡器设计 |
| 3.2.1 分类 |
| 3.2.2 设计方案 |
| 3.3 分频器设计 |
| 3.3.1 分类 |
| 3.3.2 电流模逻辑结构 |
| 3.3.3 吞咽式计数分频器 |
| 3.4 其他模块设计 |
| 3.4.1 鉴频鉴相器 |
| 3.4.2 电荷泵 |
| 3.4.3 环路滤波器 |
| 3.4.4 测试电路 |
| 3.5 仿真与版图设计 |
| 3.5.1 各模块仿真 |
| 3.5.2 锁相环仿真及噪声拟合 |
| 3.5.3 版图设计 |
| 3.6 加工与测试 |
| 3.6.1 芯片加工 |
| 3.6.2 直流测量 |
| 3.6.3 时域测量 |
| 3.6.4 频域测量 |
| 3.6.5 功能测试 |
| 3.6.6 性能总结与比较 |
| 3.7 本章小结 |
| 第四章 亚采样锁相环电路设计及仿真 |
| 4.1 倍频式亚采样锁相环架构设计 |
| 4.1.1 亚采样锁相环电路设计 |
| 4.1.2 设计关键问题与难点 |
| 4.2 压控振荡器设计 |
| 4.2.1 压控振荡器 |
| 4.2.2 缓冲级放大器设计 |
| 4.2.3 堆叠式设计 |
| 4.2.4 稳幅电路设计 |
| 4.3 亚采样结构设计 |
| 4.3.1 亚采样鉴相器 |
| 4.3.2 亚采样电荷泵 |
| 4.3.3 占空比控制电路设计 |
| 4.3.4 恒跨导结构设计 |
| 4.4 倍频器设计 |
| 4.5 锁频环设计 |
| 4.6 仿真结果 |
| 4.6.1 关键电路仿真结果 |
| 4.6.2 环路稳定性与噪声性能分析 |
| 4.6.3 整体电路仿真结果与性能比较 |
| 4.7 本章小结 |
| 第五章 有源混频器电路设计及仿真 |
| 5.1 模型分析 |
| 5.1.1 转换增益分析 |
| 5.1.2 噪声模型分析方法 |
| 5.2 模型改进与验证 |
| 5.2.1 转换增益模型改进与验证 |
| 5.2.2 闪烁噪声模型改进与验证 |
| 5.2.3 等效输入噪声分析 |
| 5.3 电路结构设计与改进 |
| 5.4 性能分析和比较 |
| 5.5 本章小结 |
| 第六章 总结和展望 |
| 6.1 本文总结 |
| 6.2 后续展望 |
| 参考文献 |
| 致谢 |
（3）基于TSMC 0.18μm的CMOS频率合成器的设计与验证（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 研究工作背景与意义 |
| 1.2 频率合成技术国内外进展状况 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 集成电路工艺介绍和设计流程 |
| 1.3.1 集成电路工艺 |
| 1.3.2 本文所采用的工艺 |
| 1.3.3 集成电路流程 |
| 1.4 论文组织 |
| 2.锁相环电路基本理论 |
| 2.1 锁相环工作原理及相关参数 |
| 2.2 抖动和相位噪声 |
| 2.2.1 抖动的定义 |
| 2.2.2 相位噪声的定义 |
| 2.3 PFD电路理论基础 |
| 2.3.1 PFD电路工作原理 |
| 2.3.2 PFD电路常见指标 |
| 2.3.3 PFD结构分类 |
| 2.3.4 PFD设计指标 |
| 2.4 电荷泵理论基础 |
| 2.4.1 电荷泵工作原理 |
| 2.4.2 电荷泵性能指标 |
| 2.4.3 常用CP结构 |
| 2.4.4 电流镜的结构 |
| 2.4.5 运算放大器工作原理 |
| 2.5 环路滤波器理论基础 |
| 2.6 VCO理论基础 |
| 2.6.1 VCO工作原理 |
| 2.6.2 VCO几个重要性能参数 |
| 2.6.3 平面螺旋电感 |
| 2.6.4 常见压控振荡器 |
| 2.6.5 VCO的相位噪声 |
| 2.7 分频器理论基础 |
| 2.7.1 分频器种类 |
| 2.7.2 可编程分频器工作原理 |
| 2.8 电荷泵锁相环的线性模型和稳定性分析 |
| 2.8.1 环路的线性化模型和传递函数 |
| 2.8.2 环路稳定性分析 |
| 2.8.3 环路传递函数 |
| 3.锁相环电路系统级建模和仿真 |
| 3.1 锁相环快速锁定技术 |
| 3.2 基于Verilog-A的锁相环建模仿真 |
| 3.2.1 Verilog-A的鉴频鉴相器建模仿真 |
| 3.2.2 Verilog-A的电荷泵建模仿真 |
| 3.2.3 Verilog-A的压控振荡器建模仿真 |
| 3.2.4 Verilog-A的分频器建模仿真 |
| 3.2.5 锁相环整体仿真 |
| 4.频率合成器电路设计及仿真 |
| 4.1 PFD电路设计 |
| 4.1.1 死区消除电路设计 |
| 4.1.2 触发器设计 |
| 4.1.3 相关门级电路的设计与优化 |
| 4.2 CP设计 |
| 4.2.1 基准电流源的设计 |
| 4.2.2 运算放大器的设计 |
| 4.2.3 CP电路和环路滤波器仿真结果 |
| 4.3 VCO电路设计 |
| 4.3.1 电路结构 |
| 4.3.2 电路仿真 |
| 4.4 分频器电路设计 |
| 4.4.1 16/17 双模分频器原理 |
| 4.4.2 16/17 双模分频器的仿真 |
| 4.4.3 可编程分频器 |
| 4.5 整体电路设计 |
| 5.版图设计及测试 |
| 5.1 数模混合电路版图设计准则 |
| 5.1.1 匹配设计 |
| 5.1.2 寄生参数的优化 |
| 5.1.3 可靠性设计 |
| 5.1.4 数模混合电路设计 |
| 5.2 版图设计 |
| 5.3 测试电路设计 |
| 6.总结和展望 |
| 6.1 结论 |
| 6.2 进一步研究工作的方向 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（4）可配置频点的3.5GHz变频模块的设计与研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题来源 |
| 1.2 课题研究的背景 |
| 1.3 课题研究的意义 |
| 1.4 研究内容及目标 |
| 1.5 论文组织结构 |
| 1.6 本章小结 |
| 第二章 3.5GHz信号变频通信相关技术研究 |
| 2.1 无线信号变频通信方案对比 |
| 2.1.1 直接将基带信号调制成目标频率信号的变频通信方案 |
| 2.1.2 基于3.5GHz信号转串口模块的变频通信方案 |
| 2.1.3 射频信号变频至目标频率的变频通信方案 |
| 2.2 无线信号的变频技术分析 |
| 2.2.1 采用混频电路实现的模拟信号变频技术 |
| 2.2.2 采用软件无线电实现的数字信号变频技术 |
| 2.3 无线收发机介绍 |
| 2.3.1 接收机原理介绍 |
| 2.3.2 发射机原理介绍 |
| 2.4 本章小结 |
| 第三章 变频模块系统结构的研究和设计 |
| 3.1 3.5GHz信号变频通信系统介绍 |
| 3.2 3.5GHz变频模块接收信号的区分和处理 |
| 3.2.1 通过无线信号内部的射频开关状态判断接收信号 |
| 3.2.2 通过信号功率判断接收信号 |
| 3.2.3 双通道变频处理接收信号 |
| 3.3 3.5GHz信号变频模块无线收发通道结构设计 |
| 本章小结 |
| 第四章 3.5GHz变频模块的实现 |
| 4.1 LimeSDR环境部署 |
| 4.2 双通道变频电路的设计与实现 |
| 4.3 3.5GHz变频模块的工作原理 |
| 4.4 预期性能指标 |
| 4.5 本章小结 |
| 第五章 3.5GHz变频模块的测试 |
| 5.1 变频功能测试 |
| 5.1.1 下变频通道变频功能测试 |
| 5.1.2 上变频通道变频功能测试 |
| 5.2 插损测试 |
| 5.3 通信功能测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
（5）高精度低功耗可重构GNSS射频接收电路研究及设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容及章节安排 |
| 第二章 多模多频可重构GNSS射频前端系统架构 |
| 2.1 多模多频射频前端基本架构 |
| 2.1.1 窄带多模多频结构 |
| 2.1.2 宽带多模多频结构 |
| 2.2 多模多频射频前端架构设计 |
| 2.2.1 GNSS卫星导航信号特性 |
| 2.2.2 BD/GPS/GALILEO可重构射频前端架构设计 |
| 2.3 射频前端的主要性能指标的制定 |
| 2.3.1 增益 |
| 2.3.2 噪声及灵敏度 |
| 2.3.3 线性度 |
| 2.3.4 镜像抑制比 |
| 2.3.5 相位噪声 |
| 2.3.6 小结 |
| 2.4 各电路模块性能分配 |
| 2.5 本章小结 |
| 第三章 射频前端关键电路设计 |
| 3.1 可重构窄带低噪声放大器设计 |
| 3.1.1 可重构窄带低噪声放大器设计 |
| 3.1.2 输入匹配 |
| 3.1.3 增益分析 |
| 3.1.4 噪声分析 |
| 3.1.5 仿真结果 |
| 3.1.6 小结 |
| 3.2 可重构无源混频器设计 |
| 3.2.1 无源混频器设计 |
| 3.2.2 无源开关对设计 |
| 3.2.3 高线性度跨阻放大器设计 |
| 3.2.4 仿真结果 |
| 3.2.5 小结 |
| 3.3 OTA-C复数域滤波器设计 |
| 3.3.1 OTA-C复数域滤波器实现原理 |
| 3.3.2 可调OTA-C复数域滤波器设计 |
| 3.3.3 高线性度可调OTA设计 |
| 3.3.4 仿真结果 |
| 3.4 频率综合器设计 |
| 3.4.1 锁相环整体结构 |
| 3.4.2 LC压控振荡器设计 |
| 3.4.3 高速分频器设计 |
| 3.4.4 仿真结果 |
| 3.5 本章小结 |
| 第四章 多模多频射频前端仿真结果与分析 |
| 1）增益 |
| 2）噪声系数 |
| 3）线性度 |
| 4）仿真结果总结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
（6）超宽带雷达频率合成系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 课题内容及结构安排 |
| 第二章 频率合成原理 |
| 2.1 频率合成技术介绍 |
| 2.2 锁相环的主要组成 |
| 2.2.1 鉴相器 |
| 2.2.2 环路滤波器 |
| 2.2.3 压控振荡器 |
| 2.3 锁相环频率合成系统的主要分类 |
| 2.3.1 整数分频锁相环 |
| 2.3.2 小数分频锁相环 |
| 2.4 频率合成系统的主要技术指标 |
| 2.5 频率合成系统的设计方案 |
| 2.5.1 倍频设计 |
| 2.5.2 分频设计 |
| 2.5.3 分频+倍频设计 |
| 2.6 系统总体设计 |
| 2.6.1 系统性能指标 |
| 2.6.2 系统设计方案 |
| 2.7 本章小结 |
| 第三章 控制单元设计 |
| 3.1 控制单元硬件电路设计 |
| 3.1.1 FPGA主要外围电路设计 |
| 3.1.2 FPGA电路原理图和实物图 |
| 3.2 通信协议介绍 |
| 3.2.1 UART通信协议 |
| 3.2.2 SPI通信协议 |
| 3.3 控制单元程序设计 |
| 3.3.1 接收模块设计 |
| 3.3.2 译码模块设计 |
| 3.3.3 开关控制模块设计 |
| 3.3.4 分频模块设计 |
| 3.3.5 HMC704LP4寄存器写模块 |
| 3.4 系统整体仿真 |
| 3.5 本章小结 |
| 第四章 C波段基带源设计 |
| 4.1 C波段基带源设计指标 |
| 4.2 C波段基带源设计方案 |
| 4.3 主要器件选择 |
| 4.4 电路设计及分析 |
| 4.5 电路调试及分析 |
| 4.6 C波段基带源的测试结果及分析 |
| 4.6.1 频率范围指标测试及分析 |
| 4.6.2 频率间隔测试及分析 |
| 4.6.3 杂散指标测试及分析 |
| 4.6.4 相位噪声测试指标及分析 |
| 4.6.5 测试结果分析 |
| 4.7 本章小结 |
| 第五章 低频段分频设计及系统联调 |
| 5.1 设计方案 |
| 5.2 器件选型 |
| 5.3 电路设计及分析 |
| 5.4 电路调试及分析 |
| 5.5 系统联调的测试结果及分析 |
| 5.5.1 频率范围指标测试及分析 |
| 5.5.2 频率间隔指标测试及分析 |
| 5.5.3 杂散指标测试及分析 |
| 5.5.4 相位噪声测试指标及分析 |
| 5.5.5 跳频时间指标测试及分析 |
| 5.5.6 测试结果分析 |
| 5.6 系统的实物图 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文的工作总结 |
| 6.2 下一步的工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介及读研期间主要科研成果 |
（7）基于锁相环技术的多频低相噪时钟发生器设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 研究现状和发展动态 |
| 1.3 本文的研究目的与创新 |
| 1.4 本论文的结构安排 |
| 第二章 锁相环时钟发生器原理 |
| 2.1 锁相环基本结构及原理 |
| 2.2 锁相环电路基本指标 |
| 2.2.1 频率调谐范围 |
| 2.2.2 频率分辨率 |
| 2.2.3 锁定时间 |
| 2.2.4 频谱纯度 |
| 2.3 锁相环电路模块基本原理 |
| 2.3.1 鉴频鉴相器 |
| 2.3.2 电荷泵 |
| 2.3.3 环路滤波器 |
| 2.3.4 压控振荡器 |
| 2.3.5 分频器 |
| 2.4 小数分频调制器 |
| 2.5 本章小结 |
| 第三章 锁相环时钟发生器模型分析 |
| 3.1 锁相环线性模型 |
| 3.1.1 三阶锁相环模型 |
| 3.1.2 四阶锁相环模型 |
| 3.2 锁相环相位噪声模型分析 |
| 3.2.1 相位噪声的基础概念 |
| 3.2.2 锁相环中相位噪声分析 |
| 3.3 锁相环锁快速锁定技术 |
| 3.3.1 锁相环锁定时间数学分析 |
| 3.3.2 锁相环快速锁定技术 |
| 3.4 锁相环系统参数的确定 |
| 3.4.1 设计指标及参数确定 |
| 3.4.2 锁相环数学模型建模及仿真 |
| 3.5 本章小结 |
| 第四章 锁相环时钟发生器电路设计及仿真 |
| 4.1 鉴频鉴相器设计与仿真 |
| 4.1.1 鉴频鉴相器非理想因素 |
| 4.1.2 鉴频鉴相器电路设计 |
| 4.1.3 鉴频鉴相器电路仿真 |
| 4.2 锁定检测电路设计与仿真 |
| 4.3 电荷泵电路设计与仿真 |
| 4.3.1 电荷泵设计中的非理想效应 |
| 4.3.2 电荷泵电路设计 |
| 4.3.3 电荷泵电路仿真 |
| 4.4 环路滤波器电路设计与仿真 |
| 4.5 压控振荡器电路设计与仿真 |
| 4.5.1 压控振荡器基本理论 |
| 4.5.2 压控振荡器相位噪声 |
| 4.5.3 压控振荡器电路设计 |
| 4.5.4 压控振荡器电路仿真 |
| 4.6 双模可编程分频器设计与仿真 |
| 4.6.1 预分频电路设计与仿真 |
| 4.6.2 计数器电路设计与仿真 |
| 4.6.3 分频器整体仿真 |
| 4.7 三阶调制器设计与仿真 |
| 4.7.1 调制器基本原理 |
| 4.7.2 三阶调制器设计 |
| 4.7.3 接口电路设计 |
| 4.7.4 小数分频功能整体仿真 |
| 4.8 整体电路仿真 |
| 4.9 电路版图设计及后仿 |
| 4.10 本章小结 |
| 第五章 全文总结与展望 |
| 5.1 全文总结 |
| 5.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（8）用于信息物理融合系统的模拟接口电路设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 缩写、符号清单、术语表 |
| 1 绪论 |
| 1.1 信息物理融合系统简介 |
| 1.1.1 信息物理融合系统的定义和特点 |
| 1.1.2 信息物理融合系统的应用 |
| 1.1.3 信息物理融合系统的国内外研究状态 |
| 1.2 用于信息物理融合系统中模拟接口电路的研究意义 |
| 1.3 研究用于信息物理融合系统中模拟接口电路的挑战 |
| 1.4 本论文研究内容和目标 |
| 1.5 论文的章节安排 |
| 2 具有dB线性特征的大带宽可变增益放大器研究与设计 |
| 2.1 可变增益放大器的性能 |
| 2.1.1 可变增益放大器的应用 |
| 2.1.2 可变增益放大器的增益控制特性 |
| 2.2 典型dB线性可变增益放大器的拓扑结构 |
| 2.2.1 基于g_(m1)R_2的形式的可变增益放大器 |
| 2.2.2 基于g_(m1)/g_(m2)的形式的可变增益放大器 |
| 2.2.3 基于R_2/R_1的形式的可变增益放大器 |
| 2.2.4 基于再生放大器的可变增益放大器 |
| 2.3 实现大带宽可变增益放大器的技术分析 |
| 2.4 基于电阻负载的可变增益电路设计 |
| 2.4.1 基于电阻负载的可变增益放大器的拓扑分析 |
| 2.4.2 可变增益级电路和尾电流偏置电路 |
| 2.4.3 dB线性控制电路 |
| 2.4.4 DC失配消除电路的设计 |
| 2.4.5 芯片制造和测试 |
| 2.4.6 本设计小结 |
| 2.5 基于有源负载的可变增益电路分析和设计 |
| 2.5.1 可变增益放大器的拓扑分析 |
| 2.5.2 可变增益级电路和电流偏置电路 |
| 2.5.3 dB线性控制电路 |
| 2.5.4 温度补偿电路 |
| 2.5.5 直流失配消除电路的设计 |
| 2.5.6 VGA电路的性能仿真 |
| 2.5.7 芯片制造和测试 |
| 2.5.8 本设计小结 |
| 2.6 基于电流分流的有源负载可变增益放大器 |
| 2.7 性能比较和总结 |
| 2.8 本章小结 |
| 3 14位逐次逼近型模数转换电路的分析设计 |
| 3.1 模数转换器介绍 |
| 3.1.1 模数转换器的基本性能指标 |
| 3.1.2 ADC的基本架构 |
| 3.2 逐次逼近型模数转换器介绍 |
| 3.2.1 逐次逼近型模数转换电路工作原理 |
| 3.2.2 采用二进制电容数模转换器的逐次逼近算法 |
| 3.3 高速高精度SAR ADC的关键技术 |
| 3.3.1 采样保持电路 |
| 3.3.2 电容阵列误差分析和校准技术分析 |
| 3.3.3 电容阵列冗余位技术分析 |
| 3.3.4 高速高精度比较器的分析 |
| 3.3.5 高速数字控制电路分析 |
| 3.3.6 参考电压缓冲器 |
| 3.4 14位逐次逼近模数转换器设计 |
| 3.4.1 整体框架 |
| 3.4.2 电容阵列逐次逼近原理与校准原理分析 |
| 3.4.3 比较器的设计 |
| 3.4.4 时钟电路的设计 |
| 3.4.5 14位逐次逼近模数转换器行为级仿真结果 |
| 3.5 本章小结 |
| 4 数字发射机中的关键模块设计 |
| 4.1 发射机电路的拓扑结构 |
| 4.1.1 模拟型发射机结构 |
| 4.1.2 数字发射机结构 |
| 4.2 射频数模转换器 |
| 4.2.1 RFDAC的转换单元设计 |
| 4.2.2 Σ-?调制器的设计 |
| 4.3 数字发射机中的多相位时钟生成器 |
| 4.3.1 传统的注入锁定分频器 |
| 4.3.2 二维振荡器阵列 |
| 4.3.3 所设计的双模预分频器 |
| 4.4 本章小结 |
| 5 总结和展望 |
| 5.1 本文工作的总结 |
| 5.2 未来的展望 |
| 参考文献 |
| 发表文章目录 |
| 附录A 作者简历 |
（9）超宽频锁相环频率综合器的关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 频率综合器研究现状 |
| 1.3 论文主要内容 |
| 1.4 论文组织结构 |
| 第二章 超宽频锁相环频率综合器的结构和系统设计 |
| 2.1 锁相环频率综合器的基本结构 |
| 2.2 锁相环频率综合器的参数指标分析 |
| 2.3 锁相环线性模型分析和系统稳定性设计 |
| 2.3.1 LTI模型建立 |
| 2.3.2 二阶锁相环 |
| 2.3.3 四阶锁相环 |
| 2.4 锁相环相位噪声分析 |
| 2.5 宽频实现方法 |
| 2.5.1 1.5分频实现宽频覆盖 |
| 2.5.2 多VCO实现宽频覆盖 |
| 2.6 小结 |
| 第三章 低相噪宽频压控振荡器的设计和实现 |
| 3.1 压控振荡器的基本原理 |
| 3.2 电感电容型振荡器的结构与相位噪声分析 |
| 3.2.1 传统电感电容型振荡器的基本结构和工作原理 |
| 3.2.2 电容电感型振荡器的基本结构相噪分析 |
| 3.2.3 相位噪声的优值(Figure-of-Merit,FOM) |
| 3.3 振荡器设计与低相噪优化设计 |
| 3.3.1 C类VCO的优势和缺陷 |
| 3.3.2 C类VCO的改进 |
| 3.4 宽频带压控振荡器的设计 |
| 3.4.1 压控振荡器的电路结构 |
| 3.4.2 电容阵列 |
| 3.4.3 可变电容 |
| 3.4.4 动态偏置环路 |
| 3.4.5 电流舵阵列 |
| 3.5 VCO的仿真与版图设计 |
| 3.5.1 VCO关键参数仿真结果 |
| 3.5.2 VCO版图设计 |
| 3.6 小结 |
| 第四章 锁相环频率综合器的其他模块设计 |
| 4.1 预分频器设计 |
| 4.1.1 CML分频器的结构 |
| 4.1.2 CML分频器的动态特性 |
| 4.1.3 CML分频器的设计与仿真 |
| 4.2 可编程分频器 |
| 4.3 鉴频鉴相器设计 |
| 4.4 电荷泵设计 |
| 4.4.1 电荷泵的性能指标 |
| 4.4.2 电荷泵的非理想效应 |
| 4.4.3 典型的电荷泵结构 |
| 4.4.4 本设计中电荷泵的结构与仿真 |
| 4.5 自动频率控制(AFC)模块设计 |
| 4.6 本章小结 |
| 第五章 锁相环频率综合器的版图实现与仿真 |
| 5.1 锁相环频率综合器的版图设计 |
| 5.2 系统后仿结果 |
| 第六章 总结与展望 |
| 6.1 本设计总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（10）应用于导航接收机中的双模小数分频锁相环的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景及意义 |
| 1.2 锁相环的发展与研究现状 |
| 1.3 研究内容与设计指标 |
| 1.4 论文的组织结构 |
| 第二章 基本锁相环原理概述 |
| 2.1 电荷泵锁相环的基本结构 |
| 2.1.1 鉴相器 |
| 2.1.2 环路滤波器 |
| 2.1.3 压控振荡器 |
| 2.1.4 分频器 |
| 2.2 锁相环的主要性能指标 |
| 2.2.1 输出频率范围 |
| 2.2.2 频率分辨率 |
| 2.2.3 工作频率范围 |
| 2.2.4 环路锁定时间 |
| 2.2.5 频谱纯度 |
| 2.3 本章小结 |
| 第三章 双模小数分频锁相环的系统分析和建模仿真 |
| 3.1 锁相环的线性模型与传递函数 |
| 3.2 锁相环的系统参数设计 |
| 3.3 锁相环的稳定性仿真和行为级仿真 |
| 3.4 锁相环的高质量频谱设计 |
| 3.4.1 噪声分析 |
| 3.4.2 杂散分析 |
| 3.5 本章小结 |
| 第四章 双模小数分频锁相环的电路设计 |
| 4.1 鉴频鉴相器的设计与实现 |
| 4.1.1 鉴频鉴相器的非理想效应 |
| 4.1.2 D触发器的实现 |
| 4.1.3 延时模块的实现 |
| 4.1.4 鉴频鉴相器的实现 |
| 4.2 电荷泵的设计与实现 |
| 4.2.1 电荷泵中的非理想效应 |
| 4.2.2 电荷泵非理想效应的解决 |
| 4.2.3 偏置电流源的实现 |
| 4.2.4 轨到轨运放的实现 |
| 4.2.5 电荷泵的实现 |
| 4.3 双模压控振荡器的设计与实现 |
| 4.3.1 有源器件的选取 |
| 4.3.2 谐振回路的设计 |
| 4.3.3 双模振荡器电路的实现 |
| 4.4 除2 分频器的设计与实现 |
| 4.5 可编程分频器的设计与实现 |
| 4.5.1 多模分频器结构设计 |
| 4.5.2 基本单元电路2/3 分频器设计 |
| 4.5.3 多模分频器的实现 |
| 4.6 ∑-Δ调制器的设计与实现 |
| 4.6.1 ∑-Δ调制器的原理 |
| 4.6.2 ∑-Δ调制器的结构 |
| 4.6.3 ∑-Δ调制器的实现 |
| 4.7 自动频率校正电路的设计 |
| 4.7.1 自动频率校正的结构 |
| 4.7.2 自动频率校正的实现 |
| 4.8 本章小结 |
| 第五章 双模小数分频锁相环的版图设计与测试 |
| 5.1 版图设计要点 |
| 5.2 锁相环的版图设计 |
| 5.3 芯片的流片封装 |
| 5.4 芯片测试PCB的实现 |
| 5.5 芯片测试结果 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 未来展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
四、工作频率为2GHz的低成本可编程振荡器（论文参考文献）
- [1]基于环形振荡器的CMOS高速高可靠性时钟电路研究[D]. 方韵. 浙江大学, 2021(01)
- [2]面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现[D]. 陈德阳. 北京邮电大学, 2021(01)
- [3]基于TSMC 0.18μm的CMOS频率合成器的设计与验证[D]. 苏浩. 中北大学, 2021(09)
- [4]可配置频点的3.5GHz变频模块的设计与研究[D]. 朱亦昊. 北京邮电大学, 2021(01)
- [5]高精度低功耗可重构GNSS射频接收电路研究及设计[D]. 傅之遥. 武汉大学, 2020(03)
- [6]超宽带雷达频率合成系统设计[D]. 蒋婷婷. 安徽建筑大学, 2020(01)
- [7]基于锁相环技术的多频低相噪时钟发生器设计[D]. 仪梦帅. 电子科技大学, 2020(07)
- [8]用于信息物理融合系统的模拟接口电路设计[D]. 宋雄. 浙江大学, 2020(01)
- [9]超宽频锁相环频率综合器的关键技术研究[D]. 阮予. 西安电子科技大学, 2020(05)
- [10]应用于导航接收机中的双模小数分频锁相环的研究与设计[D]. 朱昱光. 上海交通大学, 2020(01)
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