一、高精度数字波形发生器（论文文献综述）
陈朝阳[1]（2021）在《多通道精密同步任意波形合成模块设计与实现》文中认为多通道任意波形发生器可以输出多路具有可调节相位关系的复杂信号,在电子测试领域中有着广泛的应用。随着被测对象复杂度的提高,输出通道间精密同步和定时偏差调节逐渐成为了多通道任意波形发生器研究的重点。多通道任意波形发生器一般由多通道任意波形合成模块和模拟通道组成,而对其同步指标的影响主要来源于任意波形合成模块。故本文对影响多通道同步的因素进行分析,研究了多通道同步的实现方法,完成了精密同步的四通道3GSPS任意波形合成模块的设计,其主要研究内容如下:1、多通道同步分析。介绍了直接波形合成技术原理并基于该结构建立了多通道任意波形合成模块模型,对模型中DAC部分、数据发生部分及触发部分同步影响因素及实现同步的条件进行具体分析。2、总体方案设计。结合本设计相关指标对DAC进行选型分析,并根据B9129相关数据及时钟需求得到调节DCO时钟实现同步的方案。通过分析得到“FPGA+DDR3 SDRAM”的数据发生方案,并对加入同步FIFO等实现数据同步的三种方案进行对比分析。结合指标对时钟产生方法对比得到DDS激励PLL的时钟产生方案和时钟分配芯片实现多路时钟“粗调+精调”的相位调节方案。3、模块硬件电路设计。根据总体设计方案选用了AD9952激励ADF4351方式产生所需的可变时钟,同时通过对相位噪声计算分析得到其具体设计参数,并对LMK01801实现相位调节的具体方法进行了设计及验证。对数据发生部分中各个模块进行了选型及外围电路设计,对调节DCO时钟实现DAC输出同步的具体流程进行说明。4、模块逻辑设计。介绍了以PCIe硬核为核心的控制接口和以AXI4总线为主体的互联接口相关设计。采用异步FIFO实现了以AXI DMA为核心的跨时钟域数据读写及描述符链生成,同时对描述符链的产生流程及具体指令解析进行了介绍。最终使用ODDR原语实现了波形数据发送端的设计,并对数据具体映射方式进行说明。通过测试,本文所设计的四通道任意波形合成模块的最大采样率为3GSPS,最大存储深度1GSa,其四个通道间同步精度满足100ps要求,对国内多通道任意波形合成发展有一定的推进作用。
巩佳宁[2]（2021）在《低杂散任意波形发生器硬件电路设计》文中进行了进一步梳理任意波形发生器（Arbitrary Waveform Generator,AWG）作为一类信号产生设备,可以生成多种标准波形信号及用户自定义波形信号,具有频率切换速度快、带宽较大等特点,因此在信号源中扮演着十分重要的角色。与射频信号源比,AWG输出信号无杂散动态范围（Spurious Free Dynamic Range,SFDR）指标较小,这成为制约任意波形发生器进一步应用的关键因素。本文调研了六款采样率低于2.5GSPS任意波形发生器的SFDR指标,得出在500MHz带宽内该指标均小于40d Bc。因此本文通过设计一款2GSPS采样率低杂散AWG,在500MHz带宽内使仪器SFDR指标大于50d Bc,具体工作内容如下:1.杂散信号分析。通过分析理想DDS（Direct Digital Synthesis,DDS）输出信号频谱,得出数模转换器（Digital to Analog Converter,DAC）保持特性会在输出信号频谱中添加镜像频率信号;通过分析实现DDS结构时所用器件参数与理想DDS结构参数之间的差距,推导出DDS技术中引入的相位截断误差和幅度量化误差与输出信号SFDR指标的关系;基于集成运放仿真模型得出AWG输出信号频率大于10MHz时,放大器非线性造成的谐波失真是影响SFDR指标的关键因素。2.低杂散AWG硬件电路设计。通过分析上述四种因素对低杂散AWG输出信号SFDR指标的影响,确定相位截断误差与幅度量化误差造成的杂散信号幅值过小,可以忽略不计,SFDR指标可以通过使用低通滤波器电路滤除输出频谱中的镜像频率信号和谐波频率信号的方法实现,并利用MATLAB软件仿真及硬件电路测试确认输出信号SFDR指标满足目标要求;基于“FPGA+DAC+存储器”结构,通过分析低杂散AWG功能指标和性能指标,完成仪器硬件电路设计。3.FPGA逻辑工程设计。基于PCIe总线实现上位机与PCB板卡之间的数据通信功能;基于数据传输模块解决了存储器非均匀传输至均匀传输的转换;基于数据发送接口模块实现了最大传输4GB波形数据至DAC芯片;基于AXI4-Lite总线,实现时钟芯片配置、信号调理电路控制及仪器状态信息回读等功能。测试结果表明:低杂散AWG输出信号能力不弱于电子科技大学某型号AWG、鼎阳科技SDG6052X及是德科技M9336A仪器,且输出信号SFDR指标优于上述三款仪器,具体为输出信号频率在300MHz以内时,仪器SFDR大于65d Bc;在300MHz至500MHz范围内时,仪器SFDR大于50d Bc。具有低杂散输出能力的AWG不仅能适用更多测试场景,也能提升包含AWG设备系统的整体性能。
王震[3]（2021）在《基于混合存储模式的高速复杂序列波形合成模块设计》文中研究指明任意波形发生器除了能够产生正弦、三角波等标准函数波形,还能使用波形编辑软件,对测试场景中的信号细节进行精确模拟,实现信号的准确复现,被广泛应用于自动测试等电子测试领域。随着自动测试等领域对测试场景的复杂和多样化需求的提高,如何提高任意波形发生器产生测试向量的个数成为目前的研究难点。测试向量为波形段的集合,在任意波形发生器中也称为序列波形。序列合成是任意波形发生器中一种产生序列波形的方法,此架构通过读取序列指令并对存储器中的波形段进行有序组合,实现序列波形的产生。但传统序列合成架构存在指令存储器有限的存储容量难以满足实际应用中序列指令的位宽和序列波形输出个数等参数急剧增大的缺陷。本文针对此缺陷提出了一种基于混合存储架构的改进方案,通过将波形数据和序列指令混合存储在大容量的动态存储器中,突破指令存储器的容量限制,从而提高序列波形的输出个数,同时对提高混合存储架构下的指令读取与执行的性能进行分析并给出改进方法。本文的主要研究内容如下:1.基于混合存储模式的序列合成技术研究。介绍了基于混合存储模式的序列合成方法,之后分析了其与传统序列合成架构在提高采样率和序列输出个数上的影响因素。通过对采样率、最小波形段长度和指令读取延迟等参数进行建模,指出本文的混合存储架构虽然已经满足最小波形段长度等指标要求,但还有从动态存储器中读取序列指令的延迟过高和指令执行时间过长的问题,存在改进空间。2.降低序列指令读取延迟方法研究。针对混合存储结构中读取序列指令存在延迟高的问题,本文采用一种直接映射结构的序列指令缓冲器,通过在其中预先存储512条序列指令,可以在序列指令命中的情况下,将读取延迟从68个时钟周期降低到3个时钟周期。3.降低序列指令执行时间方法研究。针对混合存储结构中存在指令执行时间长的问题,研究了基于预取机制的指令执行方法,通过将读取指令使能信号提前5个时钟周期的方法,可以在波形段指令连续出现并在指令缓冲器中全部命中的情景下,将读取指令的间隔从传统架构中的23个时钟周期降低到11个时钟周期。测试结果表明,本文设计的基于混合存储的序列合成架构的理论最大序列波形个数的输出能力达到了108条,超过了是德M8190A等国内外同类仪器指标。
吕红亮[4]（2021）在《基于JESD204B接口DAC的任意波形发生模块同步性分析及验证》文中研究表明任意波形发生器是测试系统中常用的信号源,更高的采样率、通道间同步精度以及通道定时能力一直是任意波形发生器的发展方向。作为核心器件的DAC目前广泛采用JESD204B接口以适应高采样率所对应的高数据速率。由于JESD204B接口采用了不同的方式,也带来了多通道同步的问题,因此本文对采用JESD204B接口DAC的任意波形合成模块多通道同步问题进行分析和验证,主要内容如下:1、任意波形发生模块同步性分析。基于直接数字波形合成架构,将通道输出同步划分为DAC模块的转换同步和数据发生模块的数据同步两部分。通过对JESD204B协议原理和DAC特性分析,得到DAC转换同步的关键在于采样时钟和SYSREF信号的相位控制以及弹性缓冲区释放延迟的选取,并量化了每个因素对同步精度的影响。通过建立多通道数据发生模块定时模型,分析了要实现数据同步,各模块时钟、触发等关键信号需满足的条件,为设计提供理论依据。2、通道定时调节分析。根据波形合成原理,分析了多种基于波形点调节方式的原理、调节范围以及调节分辨率。考虑到基于波形点调节的分辨率限制,分析了采用JESD204B接口DAC通过调节采样时钟实现通道定时调节的可行性和调节手段,并确定了数据无差错传输下的调节范围。3、高采样率双通道精密同步的任意波形发生模块设计与实现。采用FPGA+DDR3 SDRAM+DAC架构实现了直接数字波形合成技术。针对目标DAC AD9166内部JESD204B相关时钟的分频特性,设计并实现了基于波形点延迟的同步补偿方法,并在此基础上实现了±2ns范围的通道延迟调节;在满足DAC数据速率的条件下,采用DDR3 SDRAM实现4G点的存储深度,并使用异步FIFO使得DDR3 SDRAM输出连续,配合所设计的同步控制模块实现了波形数据的同步;基于DDS、抖动衰减器、时钟分配器和PLL完成了2.5GHz～5GHz频率范围、10KHz调节步进的采样时钟和JESD204B系统所需时钟的产生与同步。基于时钟分配器的模拟精调单元和延迟线实现了小于1ps的延迟调节步进。根据测试,本次设计的任意波形发生模块最高采样率为5GSPS,存储深度为4G采样点每通道,双通道同步精度范围为19ps,超过了泰克公司AWG5202的25ps,通道定时调节范围为±2ns,调节步进小于1ps。
赵若妤[5]（2021）在《一种双通道高采样率波形合成技术的设计实现》文中研究表明任意波形发生器为测试系统提供复杂的激励信号,可以根据用户的需求,定义或者生成一些较为复杂的信号源。任意波形合成技术是在生产任意波形发生器时要着重研究的核心技术。近年来,激励信号源在电子测量领域起到的作用越来越重要,对信号源质量的要求越来越高,需要的种类也越来越复杂,这就促使波形合成技术往高采样率、深存储的方向发展。本文基于直接数字波形合成技术的基本原理,以“FPGA+DDR3 SDRAM+DAC”为基本架构,FPGA芯片为数据处理的核心器件,设计了双通道波形合成模块,根据不同的用户需求,对从上位机接收到的波形数据进行大容量存储、高速读取合成和传输,主要研究内容如下:论文首先根据任意波形合成技术的原理,对波形合成技术、基于SGDMA机制的波形存储和波形读取模块、基于JESD204B协议的数模转换模块、时钟产生模块等重要功能模块进行了方案分析。基于DDWS技术,选取DDR3 SDRAM完成波形查找表的设计;根据6.4GSPS的技术指标要求,选用JESD204B接口DAC来完成高速数据传输和数模转换功能;根据JESD204B接口协议要求,设计时钟产生方案,搭建了满足两路6.4G/16bits传输需求的高速链路,实现了双通道DAC同步输出模拟波形的功能。根据文中提出的波形合成模块设计方案,完成了各个硬件模块的器件选型和电路设计;基于SGDMA技术完成了高速波形存储读取机制的设计,以及用于波形数据快速访问的描述符链表生成模块的设计,并进一步提供了软件界面用户可理解、可控制的SGDMA描述符链数据结构,从而实现了从软件端到信号生成端的波形数据连续、高速率的存取操作。文中,上述功能模块的设计工作在双通道数模转换电路板中进行了逻辑仿真与硬件实现,并在逻辑仿真验证之后对各功能模块功能进行了测试,以及对整机指标测试分析。测试结果表明,本文研究的双通道高采样率波形合成模块可以实现双通道、6.4GSPS采样率、存储深度2Gpts、最大输出频率1.6GHz的技术指标,输出信号质量满足指标要求。
朱海鹏[6]（2020）在《0～10GHz任意波形发生器关键技术研究》文中进行了进一步梳理任意波形发生器（AWG）是能产生常用波形和用户自定义信号的通用信号源,广泛应用于测试测量领域。而高速无线通信、雷达等高频段的应用场景,都对AWG输出信号的带宽和频率提出了严格的要求。本文针对输出频段0～10GHz范围的AWG进行方案设计,探讨了宽带和高频输出的关键技术。主流的AWG系统基于直接数字合成（DDS）技术研制,整体可以分为波形发生和数模转换两阶段。DDS过程中相位截断、幅度量化和数模转换的非线性误差都会给系统引入杂散从而影响性能,要采取合理措施来减弱这些非理想因素。波形产生可以基于相位累加或者波形存储直读,本课题选用现场可编程门阵列（FPGA）通过板子自带的DDS软核和随机存储器（RAM）可以实现这两种信号发生方式。而数模转换器（DAC）的功能是将数字量的波形信号转换为模拟波形输出,其转换速率和动态性能直接影响AWG系统的输出信号质量。为了AWG输出频带和信号速率能满足设计标准,需要对DAC这一关键器件进行超高速定制化设计。本文在介绍DAC工作原理和性能指标的基础上,对不同类型和架构的DAC进行分析总结,采用了适合超高速应用的10位分段式电流舵架构。10位DAC的数字编码方式为高4位采用随机温度计译码,低6位采用二进制码。本课题对DAC的电流源开关单元模块进行创新设计,模块单元中实现多路内插功能从而提高DAC速率,并且通过具体电路和时序分析详细解释了新型DAC单元结构的工作原理。电流舵DAC的设计核心在于电流源和开关,本论文从理论分析和公式推导两方面说明电流源失配和开关切换时非理想效应对DAC动态性能的影响,并且应用gm/ID模拟设计方法进行晶体管参数选取和电路搭建。论文对DAC的电流源阵列布局、超高速时钟和数据同步、随机温度计译码、偏置电路、不同模式信号配置等各个关键模块的设计和仿真都进行了说明。本课题10位SMIC40nm工艺DAC数模混合电路的搭建基于Cadence平台,通过AMS仿真器和Virtuoso Layout工具完成电路仿真和版图布局。对DAC的建立时间、无杂散动态范围（SFDR）等关键性能指标进行仿真测试,DAC的建立时间为3.1ns,低频SFDR在50d B以上,整体频带SFDR性能达到预期。本课题FPGA和DAC组成AWG系统,FPGA部分先进行波形编辑和寻址读取,DAC再在时钟控制下将FPGA输入的数字采样信号转换为阶梯状波形输出。AWG实现输出正弦波、三角波和锯齿波的功能仿真,完成正弦波形的SFDR指标测试,最后对影响波形质量的非理想效应进行分析和改进。
黄舜[7]（2020）在《3GSPS DAC并行伪插值波形合成模块设计》文中认为宽带波形发生器由于其大信号带宽、高质量的输出波形等特点在电子信息测试行业中的应用越来越广泛。随着测试行业的飞速发展,对宽带波形发生器输出带宽的要求也越来越高,波形发生器中数模转换器（Digital to Analog Converter,DAC）的采样率作为输出带宽的主要制约因素之一,已经无法满足需求。采用多路DAC并行结构的伪插值技术能够很好得解决这一问题,实现DAC采样率的等效倍增。本文采用两片最高采样率为1.5GSPS的DAC芯片代替了一片3GSPS的DAC芯片,实现等效采样率为3GSPS的伪插值波形合成模块,使得1.5GSPS采样率的DAC能够输出最高800MHz的波形。本文重点研究了高速同步硬件电路、数据同步输出逻辑的设计,并对合成过程中存在的相位失配误差和幅度失配误差做了深入的分析和测试。主要研究内容如下:1、论证了DAC并行伪插值波形合成的可行性,并详细分析了通道间失配对伪插值结果的影响,确定采用“FPGA+DAC+DDR3 SDRAM”的结构实现波形合成,并要求电路具备时钟相位调节以及输出波形幅度调节功能。2、高速同步硬件电路设计。采用新兴的JESD204B高速数据接口实现FPGA与DAC之间的互联,以完成数据同步传输,避免由LVDS接口产生的随机相位问题。在时钟频率为750MHz～1.5GHz的情况下,根据伪插值模块对时钟的要求,分析了多种时钟产生及控制方法,确定采用“DDS+PLL”结构实现频率可变的高频时钟;针对多路高频时钟间的相位失配问题,采用一片高性能扇出芯片来解决,其延迟调节步进可达25ps。采用两片对称布置的DDR3 SDRAM存储伪插值所需的波形数据,以便实现波形数据的同步读写。3、数据同步输出逻辑设计。为了实现两路波形数据能从FPGA同步连续输出,采用了两路完全对称的逻辑设计,通过异步FIFO转换数据位宽和时钟域使波形数据连续稳定输出,以AXI4 DMA和JESD204B协议为核心进行波形数据发送端的设计,实现了双通道波形数据从FPGA的同步输出。通过测试,本文所设计的伪插值波形合成模块等效采样率范围为1.5GSPS～3GSPS;最大输出带宽为800MHz;带宽内无杂散动态范围均大于30dBc;最大存储深度为1GSa/通道。
屈胜平[8]（2020）在《多导睡眠生物电信号监测与评估系统的设计与实现》文中进行了进一步梳理随着人们生活节奏的加快和生活压力的增大,睡眠问题逐渐成为社会关注的热点话题,因此高效高质量地采集睡眠生物电信号对睡眠监测及治愈相关睡眠疾病十分重要。但是国外多导睡眠监测设备性能良好但价格较为昂贵,而国内设备价格相对较低但性能难以保证,这就为高质量地获取睡眠生理信号提高了难度;同时,数据采集者难以精准获取采集设备的稳定运行状态和环境噪声的影响程度,使得数据采集效率和质量难以得到保证。结合美国睡眠医学会标准和设计需求指标,自主设计开发的多导睡眠生物电信号监测及评估系统有效提升了多导睡眠生物电信号采集实验的效率和可靠性。下面将详细阐述主要研究工作:首先,针对多导睡眠生理信号监测系统,为了采集幅值微弱的脑电信号,依托脑电噪声抑制技术,本文重点设计了模拟前端电路和右腿驱动电路,并分析了电路的工作特性和共模抑制比改善特性;为了精准获取人体生物阻抗,基于人体生物电学模型,进行了仿真设计,给出了合适激励输入和阻抗检测方案;另外从电源噪声抑制和安全角度出发,给出了低噪声电源和接口安全保护解决方案。其次,为了满足信号源有标准测试信号输出模式、共模抑制比测试模式、真实生物电信号回放模式的三种输出模式,依托直接数字频率合成技术、人体生物电学模型和FPGA技术,完成了高精度生物电信号源的硬件和软件设计。然后,有机联动睡眠监测系统和高精度生物电信号源完成系统整体测试和性能验证。设计信号源测试实验,保证了信号源输出信号的高精度特性和稳定可靠性;进一步利用信号源作为测试评估平台,对多导睡眠监测系统的性能参数进行验证;上述测试完成后,最后完成了真实多导睡眠监测实验。最后,经过整理测试数据和数据处理分析,和商业化产品比较,自主研发的系统具备高采样精度（24bit）、高采样频率（1kSPS）、在满足睡眠采集需求的前提下（连续监测10小时）便携性更好这些优良特点,同时创新性地给出了高精度生物电测试评估平台,使得本系统在生物电信号数据采集更加高效和可靠。
杨帆[9]（2020）在《一种具有数字高精度预补偿功能的磁共振梯度方案》文中指出在磁共振成像实验中需要梯度磁场的切换,而这会形成涡流场,对成像区域内的真实梯度磁场造成干扰,频率编码梯度和相位编码梯度方向上的涡流场会给采集到的信号带来相位误差,使重建的图像发生畸变、形成伪影;选层梯度方向上的涡流场会造成层面选择的不准确。梯度波形预补偿是解决涡流问题的一种常用技术,可以使用模拟或数字方法实现。模拟预补偿方案灵活性差,波形输出和预设值误差较大;传统数字波形预补偿方案又存在补偿波形精度不够、波形输出延时不稳定等问题。针对这些问题,本文基于实验室研制的高精度梯度卡,设计了一种新的具有数字预补偿功能的梯度方案。使用现场可编程门阵列（field programmable gate array,FPGA）对序列设计的标准梯度波形进行实时计算得到补偿波形,将标准梯度波形和补偿波形分别送入两片独立的数模转换器（digital-to-analog converter,DAC）,对模拟信号进行叠加产生补偿后波形;采用高速时钟和同步触发设计方法,对包含五组时间常数的预补偿波形进行了实时计算。最终在20 bit的DAC基础上实现了优于23 bit的高精度数字涡流预补偿方法;大大缩短了预补偿波形相对触发信号的延时,并保证每次的延时恒定不变。本梯度方案与商业磁共振成像系统实现了兼容,进行了波形预补偿和水模成像实验。实验中,对现有涡流测量序列进行改进,在每次采集后施加剩磁修正梯度,得到了更准确的测量结果;提出了一种新的补偿参数迭代方法,通过分段的迭代过程,避免一次测量就确定补偿波形形状,可以求解出更合适的补偿参数。实验结果表明,通过本方案的应用,梯度板卡输出预补偿波形的精度显着提高,有效降低了涡流,提升了成像效果。
魏杨[10]（2019）在《数字输出的微型短波红外铟镓砷光谱组件研究》文中研究指明光谱分析技术能够快速、无损的获取物质成分信息,在农业、医学等各个领域应用广泛。近年来,随着物联网和云计算技术的兴起,将光谱分析技术与物联网结合研制物联网光谱感知节点,能够实现远程光谱信息感知与物质成分在线监测功能。短波红外光谱波段包含非常丰富的光谱信息,在众多领域具有广泛的应用价值。传统的短波红外光谱设备由于体积庞大,价格昂贵,直接应用到光谱感知节点中会存在移动性差,成本高的问题。铟镓砷（InGaAs）光谱组件是一种感知短波红外光谱信息的传感器。它由InGaAs焦平面探测器和微型分光元件以及封装管壳组成,具有体积小、重量轻、价格相对低廉的特点。与传统红外光谱设备相比,InGaAs光谱组件更加适用于物联网光谱感知节点。目前,市面上成熟的InGaAs产品常采用模拟电压输出,往往需要搭配商用模数转换电路芯片对输出进行数字化,便于后续数字信号处理。片上数字化输出是InGaAs焦平面微型化的一个发展趋势。焦平面集成片上数字输出功能,能够有效缩短模拟信号传输途径,降低噪声和信号串扰对输出信号的影响。本文首先对InGaAs光谱组件数字输出进行了研究,设计了一款集成片上数字输出功能的读出电路芯片;其次基于读出电路芯片研制了一款新型InGaAs数字输出光谱组件;最后设计了一套微型光谱感知节点,初步实现了远程光谱信息感知功能。具体内容如下:（1）本论文针对微型化InGaAs光谱组件设计了集成片上数字输出功能的128×1读出电路。电路内部集成有逐次逼近架构的14 bits模数转换器。由于逐次逼近电路内部集成有单位电容网络,电容网络走线带来的寄生电容会严重影响匹配精度。本论文提出了一种新的版图走线方案,降低电容网络寄生电容,使最大电容阵列失配率由9.1%降低至2.3%。读出电路采用0.18μm标准CMOS工艺流片,芯片功能正常,各项性能指标满足设计要求。（2）基于数字128×1读出电路芯片,研制出国内首款集成数字输出功能的InGaAs光谱组件。该组件实现了短波红外波段光谱信息感知以及数字电压信号输出功能。光谱组件采用256×1 InGaAs光敏芯片作为光敏元件,采用线性渐变滤光片作为分光元件。组件共有202个光谱通道,光谱范围950-1700 nm,光谱分辨率11-16 nm,基本满足短波红外光谱分析应用需求。（3）基于数字光谱组件研制了新型物联网光谱感知节点。该节点实现了光谱数据的采集和无线传输功能。采用三层板层叠结构减少系统尺寸,实现了光谱节点微型化。该节点尺寸为42×70×42 mm3,重量为68 g。节点的性能满足设计要求,并具备微型化和轻量化的特点,为短波红外光谱传感物联网应用提供技术支持。
二、高精度数字波形发生器（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、高精度数字波形发生器（论文提纲范文）
（1）多通道精密同步任意波形合成模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状和发展 |
| 1.3 主要研究内容和论文结构安排 |
| 第二章 多通道同步分析 |
| 2.1 直接数字波形合成技术 |
| 2.2 多通道任意波形合成模型 |
| 2.3 D/A同步分析 |
| 2.4 数据发生同步分析 |
| 2.5 触发同步分析 |
| 2.6 本章小结 |
| 第三章 总体方案设计 |
| 3.1 设计指标需求 |
| 3.2 数模转换器方案设计 |
| 3.2.1 DAC选型分析 |
| 3.2.2 DAC同步方案设计 |
| 3.3 数据发生方案设计 |
| 3.3.1 地址发生方案设计 |
| 3.3.2 存储方案设计 |
| 3.3.3 数据同步方案设计 |
| 3.4 时钟方案设计 |
| 3.4.1 时钟生成方案 |
| 3.4.2 时钟同步方案 |
| 3.4.3 相位调节方案设计 |
| 3.5 总体实现方案 |
| 3.6 本章小结 |
| 第四章 硬件电路设计 |
| 4.1 时钟模块设计 |
| 4.1.1 可变时钟设计 |
| 4.1.2 时钟同步设计及验证 |
| 4.2 数据发生模块设计 |
| 4.2.1 数据发生控制模块 |
| 4.2.2 数据存储模块 |
| 4.3 DAC模块设计 |
| 4.4 其他模块设计 |
| 4.4.1 总线接口模块设计 |
| 4.4.2 电源模块设计 |
| 4.5 本章小结 |
| 第五章 逻辑模块设计 |
| 5.1 控制与互联接口分析 |
| 5.1.1 控制接口分析 |
| 5.1.2 互联接口分析 |
| 5.2 数据读写控制模块设计 |
| 5.2.1 写数据模块设计 |
| 5.2.2 读数据模块设计 |
| 5.2.3 描述符链模块设计 |
| 5.3 数据发送模块设计 |
| 5.4 本章小结 |
| 第六章 测试与验证 |
| 6.1 测试平台搭建 |
| 6.2 输出波形测试和频谱分析 |
| 6.3 输出信号同步测试 |
| 6.4 本章小结 |
| 第七章 总结与工作展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（2）低杂散任意波形发生器硬件电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.2.1 杂散抑制方法发展现状 |
| 1.2.2 任意波形发生器杂散水平发展现状 |
| 1.3 主要研究内容 |
| 1.4 论文章节安排 |
| 第二章 杂散信号分析 |
| 2.1 DDS工作原理 |
| 2.1.1 直接数字频率合成技术 |
| 2.1.2 直接数字波形合成技术 |
| 2.1.3 理想DDS结构输出频谱 |
| 2.2 DDS误差分析 |
| 2.2.1 相位截断误差对SFDR指标影响 |
| 2.2.2 幅度量化误差对SFDR指标影响 |
| 2.2.3 DAC非理想特性对SFDR指标影响 |
| 2.3 信号调理电路输出信号杂散分析 |
| 2.4 低杂散指标实现方案设计 |
| 2.4.1 波形合成方法 |
| 2.4.2 信号调理电路方案 |
| 2.5 本章小结 |
| 第三章 总体方案设计 |
| 3.1 硬件电路总体结构设计 |
| 3.2 信号调理电路方案论证 |
| 3.2.1 信号调理电路需求 |
| 3.2.2 输出信号杂散抑制方案 |
| 3.2.3 输出幅度调理方案 |
| 3.3 波形数据存储方案论证 |
| 3.3.1 存储器需求 |
| 3.3.2 存储器类型确定 |
| 3.3.3 波形存储方案设计 |
| 3.4 波形数据高速传输方案论证 |
| 3.4.1 波形传输接口选型 |
| 3.4.2 JESD204B协议方案设计 |
| 3.5 时钟产生方案论证 |
| 3.5.1 时钟模块电路需求 |
| 3.5.2 时钟模块电路方案设计 |
| 3.6 本章小结 |
| 第四章 硬件单元电路设计 |
| 4.1 数模转换单元电路设计 |
| 4.1.1 数字数据路径设计 |
| 4.1.2 时钟控制模块 |
| 4.1.3 控制功能模块 |
| 4.2 时钟单元电路设计 |
| 4.2.1 参考时钟自动切换电路设计 |
| 4.2.2 可变时钟产生单元电路设计 |
| 4.3 模拟信号调理单元电路设计 |
| 4.3.1 DAC输出信号去偏单元电路设计 |
| 4.3.2 输出信号幅度控制单元电路设计 |
| 4.3.3 输出信号杂散抑制电路设计 |
| 4.4 其他单元电路设计 |
| 4.4.1 DDR3 SDRAM单元电路设计 |
| 4.4.2 FPGA单元电路设计 |
| 4.5 本章小结 |
| 第五章 硬件逻辑工程设计 |
| 5.1 通信接口逻辑设计 |
| 5.2 波形数据传输控制模块设计 |
| 5.2.1 波形数据写入逻辑模块设计 |
| 5.2.2 波形数据读取逻辑模块设计 |
| 5.3 配置数据及控制信号发送模块设计 |
| 5.3.1 配置数据发送模块设计 |
| 5.3.2 控制信号发送模块设计 |
| 5.4 状态信息回读模块设计 |
| 5.5 波形数据发送逻辑模块设计 |
| 5.5.1 JESD204B接口模块设计 |
| 5.5.2 JESD204B接口数据映射 |
| 5.5.3 JESD204B接口同步设计 |
| 5.6 本章总结 |
| 第六章 系统测试及分析 |
| 6.1 仪器功能指标测试 |
| 6.2 仪器性能指标测试 |
| 6.2.1 采样率及存储深度指标测试 |
| 6.2.2 输出信号频率范围及准确度测试 |
| 6.2.3 输出信号幅度范围及准确度测试 |
| 6.2.4 输出信号SFDR指标测试 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（3）基于混合存储模式的高速复杂序列波形合成模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状和发展趋势 |
| 1.2.1 改进序列合成架构 |
| 1.2.2 提高指令个数 |
| 1.2.3 产品指标调研 |
| 1.3 本论文主要研究内容 |
| 1.4 本论文章节安排 |
| 第二章 序列合成技术研究 |
| 2.1 直接数字波形合成方法研究 |
| 2.2 序列合成方法研究 |
| 2.2.1 传统序列合成方法研究 |
| 2.2.2 基于混合存储的序列合成方法研究 |
| 2.3 序列合成影响因素分析 |
| 2.3.1 提高采样率影响因素分析 |
| 2.3.2 提高序列输出个数影响因素分析 |
| 2.4 本章小结 |
| 第三章 总体方案设计 |
| 3.1 硬件平台介绍 |
| 3.2 方案设计 |
| 3.2.1 序列合成方案设计 |
| 3.2.2 波形数据输出缓冲方案设计 |
| 3.2.3 降低指令读取延迟方案设计 |
| 3.2.4 降低指令执行时间方案设计 |
| 3.2.5 总体方案设计 |
| 3.3 本章小结 |
| 第四章 序列合成模块逻辑电路设计 |
| 4.1 序列指令集设计 |
| 4.2 逻辑电路总体方案设计 |
| 4.3 数据写入模块设计 |
| 4.3.1 波形和指令写入模块设计 |
| 4.3.2 控制寄存器写入模块设计 |
| 4.4 波形数据读出控制模块设计 |
| 4.4.1 DMA控制模块设计 |
| 4.4.2 DMA描述符链更新过程介绍 |
| 4.5 指令缓冲器模块设计 |
| 4.5.1 基本原理及替换算法 |
| 4.5.2 指令缓冲器逻辑电路设计 |
| 4.6 序列合成处理器设计 |
| 4.6.1 指令读取与译码模块设计 |
| 4.6.2 描述符生成模块设计 |
| 4.7 本章小结 |
| 第五章 测试结果与分析 |
| 5.1 测试平台介绍 |
| 5.2 序列波形输出测试 |
| 5.2.1 采样率测试 |
| 5.2.2 波形段长度测试 |
| 5.2.3 波形粒度测试 |
| 5.2.4 重复次数测试 |
| 5.2.5 最大序列输出个数测试 |
| 5.3 本章小结 |
| 第六章 工作总结及展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 附录一 硬件平台实物图 |
| 附录二 关键部分逻辑电路代码 |
| 攻读硕士学位期间取得的成果 |
（4）基于JESD204B接口DAC的任意波形发生模块同步性分析及验证（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.2.1 多通道同步技术研究现状 |
| 1.2.2 任意波形发生器多通道同步发展现状 |
| 1.3 本文的主要研究内容 |
| 1.4 本文的章节结构安排 |
| 第二章 任意波形发生模块多通道同步分析 |
| 2.1 任意波形合成原理 |
| 2.2 波形合成模块同步分析 |
| 2.2.1 数模转换器同步分析 |
| 2.2.2 数据同步分析 |
| 2.3 多通道同步补偿与定时分析 |
| 2.3.1 定时粗调方案分析 |
| 2.3.2 定时精调方案分析 |
| 2.4 本章小结 |
| 第三章 总体方案设计 |
| 3.1 设计目标及需求分析 |
| 3.2 DAC方案分析 |
| 3.3 数据发生模块方案设计 |
| 3.3.1 DDR SDRAM选型 |
| 3.3.2 数据读写控制方案分析 |
| 3.3.3 数据速率匹配与数据同步方案分析 |
| 3.4 时钟方案设计 |
| 3.4.1 时钟同步方案分析 |
| 3.4.2 延迟调节方案分析 |
| 3.5 总体方案设计 |
| 3.6 本章小结 |
| 第四章 波形合成模块硬件设计 |
| 4.1 硬件总体方案设计 |
| 4.2 DAC模块设计 |
| 4.3 时钟电路设计 |
| 4.3.1 时钟需求分析 |
| 4.3.2 时钟电路设计 |
| 4.3.3 时钟测试 |
| 4.4 电源模块设计 |
| 4.4.1 FPGA电源设计 |
| 4.4.2 DAC电源设计 |
| 4.4.3 其他电源设计 |
| 4.5 本章小结 |
| 第五章 波形合成模块逻辑设计 |
| 5.1 JESD204B发送模块逻辑设计 |
| 5.2 DAC同步设计 |
| 5.3 DAC同步补偿设计 |
| 5.4 数据写入通路设计 |
| 5.5 数据读取通路设计 |
| 5.5.1 AXI DMA数据读取设计 |
| 5.5.2 描述符生成设计 |
| 5.6 波形数据输出同步设计 |
| 5.7 本章小结 |
| 第六章 系统测试和验证 |
| 6.1 测试平台介绍 |
| 6.2 常规指标测试 |
| 6.2.1 采样率和模拟带宽测试 |
| 6.2.2 存储深度测试 |
| 6.3 通道同步测试 |
| 6.3.1 示波器测量误差测试 |
| 6.3.2 双通道同步精度测试 |
| 6.4 通道延迟调节测试 |
| 6.5 本章小结 |
| 第七章 总结和展望 |
| 7.1 全文总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（5）一种双通道高采样率波形合成技术的设计实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.2.1 宽带任意波形发生器研究现状 |
| 1.2.2 深存储研究现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 任意波形合成模块硬件总体方案分析 |
| 2.1 硬件总体方案分析 |
| 2.2 波形合成模块方案分析 |
| 2.3 波形存储与读取模块方案分析 |
| 2.3.1 AXI4 总线接口介绍 |
| 2.3.2 波形存储方案分析 |
| 2.3.3 波形数据读写控制模块方案分析 |
| 2.4 数模转换模块方案分析 |
| 2.4.1 JESD204B接口协议 |
| 2.4.2 JESD204B发送端方案分析 |
| 2.5 时钟产生模块方案分析 |
| 2.6 本章小结 |
| 第三章 任意波形合成模块器件选型与电路设计 |
| 3.1 FPGA选型与电路设计 |
| 3.2 时钟芯片选型与电路设计 |
| 3.3 DAC模块选型与电路设计 |
| 3.4 存储模块选型与电路设计 |
| 3.5 逻辑设计工具选择 |
| 3.6 本章小结 |
| 第四章 基于SGDMA的波形存储与持续发送机制设计 |
| 4.1 载板与波形合成模块硬件电路板数据链路设计 |
| 4.1.1 基于GTH IP核的数据链路设计 |
| 4.1.2 数据链路逻辑仿真 |
| 4.2 波形数据写控制模块设计 |
| 4.2.1 基于AXI4的Block Design顶层设计 |
| 4.2.2 写控制模块逻辑仿真 |
| 4.3 波形数据读控制模块设计 |
| 4.3.1 基于SGDMA的存储器数据读取 |
| 4.3.2 描述符链表生成模块设计 |
| 4.4 本章小结 |
| 第五章 基于JESD204B协议的高速双DAC电路设计 |
| 5.1 DAC工作模式选取 |
| 5.2 波形数据发送模块设计 |
| 5.2.1 波形数据映射模块设计 |
| 5.2.2 发送端JESD204B IP核设计 |
| 5.3 JESD204B时钟系统设计 |
| 5.4 本章小结 |
| 第六章 测试与验证 |
| 6.1 测试平台搭建 |
| 6.2 采样率测试 |
| 6.3 双通道波形同步输出测试 |
| 6.4 无杂散动态范围(SFDR)和谐波失真(HD)测试 |
| 6.5 有效位数(ENOB)测试 |
| 6.6 存储深度测试 |
| 6.7 波形输出模拟带宽测试 |
| 6.8 最大输出频率测试 |
| 6.9 基带信号DUC调制功能测试 |
| 6.10 本章小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）0～10GHz任意波形发生器关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究工作的背景概述与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 本文的主要工作及技术方法 |
| 1.4 本论文的结构安排 |
| 第二章 DDS技术的原理和实现 |
| 2.1 DDFS的构造和原理 |
| 2.2 DDWS的构造和原理 |
| 2.3 DDS的应用分析和波形发生 |
| 2.4 杂散因素分析 |
| 第三章 DAC基本原理和本课题新型DAC分析 |
| 3.1 DAC的基本原理和分类 |
| 3.2 DAC性能指标 |
| 3.3 电流舵DAC的工作机理和特点 |
| 3.4 本课题新型结构DAC的工作机理和特点 |
| 3.4.1 多路内插技术的原理和实现 |
| 3.4.2 新型DAC单元的功能模块说明 |
| 3.4.3 新型DAC单元各模块的电路实现 |
| 3.4.4 新型DAC单元的整体电路结构 |
| 3.4.5 新型DAC单元的两种工作模式 |
| 3.4.6 新型DAC单元的电路优化 |
| 第四章 新型DAC关键模块和指标分析 |
| 4.1 MOS电流源晶体管设计 |
| 4.1.1 MOS电流源的匹配问题 |
| 4.1.2 MOS电流源的gm/I_D设计方法 |
| 4.2 DAC的 SFDR指标分析 |
| 4.3 DAC的开关非理想效应分析 |
| 4.4 DAC的数字编码实现 |
| 第五章 整体电路的硬件实现和仿真测试 |
| 5.1 关键电路仿真测试和版图设计 |
| 5.1.1 偏置电路 |
| 5.1.2 高速数据和时钟同步设计 |
| 5.1.4 版图布局 |
| 5.1.5 DAC电流源阵列版图 |
| 5.2 工作模式配置和基本功能测试 |
| 5.3 FPGA设置和整体功能实现 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 附录 10位DEM译码的Verilog代码 |
（7）3GSPS DAC并行伪插值波形合成模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状和发展 |
| 1.3 主要研究内容和论文结构安排 |
| 第二章 主要理论分析及总体方案设计 |
| 2.1 伪插值波形合成技术分析 |
| 2.2 伪插值误差分析 |
| 2.2.1 相位误差分析 |
| 2.2.2 幅度误差分析 |
| 2.3 直接数字波形合成技术 |
| 2.3.1 直接数字频率合成技术 |
| 2.3.2 直接数字波形合成技术 |
| 2.4 总体结构方案 |
| 2.5 存储器方案分析 |
| 2.5.1 DRAM存储器分析 |
| 2.5.2 DDR3 SDRAM可行性分析 |
| 2.5.3 波形合成方法选择 |
| 2.6 数模转换模块及幅度控制方案分析 |
| 2.6.1 JESD204B协议 |
| 2.6.2 DAC输出波形相位控制分析 |
| 2.6.3 幅度控制方案分析 |
| 2.7 时钟方案分析 |
| 2.8 波形叠加方案 |
| 2.9 总体实现方案 |
| 2.10 本章小结 |
| 第三章 伪插值波形合成模块电路设计 |
| 3.1 数模转换模块设计 |
| 3.2 时钟模块设计 |
| 3.2.1 频率可变时钟模块设计 |
| 3.2.2 时钟相位控制模块设计 |
| 3.3 波形叠加电路设计 |
| 3.4 其他模块设计 |
| 3.4.1 总线接口模块设计 |
| 3.4.2 DDR3 SDRAM模块设计 |
| 3.4.3 FPGA模块设计 |
| 3.4.4 电源模块设计 |
| 3.5 本章小结 |
| 第四章 逻辑模块设计 |
| 4.1 接口与总线分析 |
| 4.1.1 PCIe硬核分析及使用 |
| 4.1.2 AXI4 总线分析 |
| 4.2 数据读写控制模块设计 |
| 4.2.1 数据写入模块设计 |
| 4.2.2 数据读出模块设计 |
| 4.2.3 BD链模块设计 |
| 4.3 数据同步发送模块设计 |
| 4.3.1 JESD204B IP核应用 |
| 4.3.2 波形数据映射 |
| 4.3.3 链路同步控制 |
| 4.4 DAC输出波形相位控制测试 |
| 4.5 本章小结 |
| 第五章 系统测试 |
| 5.1 测试平台搭建 |
| 5.2 输出信号测试和频谱分析 |
| 5.3 误差测试 |
| 5.3.1 相位失配误差测试 |
| 5.3.2 幅度失配误差测试 |
| 5.3.3 零阶保持特性影响测试 |
| 5.4 本章小结 |
| 第六章 总结与工作展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（8）多导睡眠生物电信号监测与评估系统的设计与实现（论文提纲范文）
| 摘要 |
| Absrtact |
| 第1章 绪论 |
| 1.1 课题背景及其研究意义 |
| 1.2 多导睡眠生物电信号监测与评估系统国内外研究现状 |
| 1.3 本文的主要研究内容和结构安排 |
| 第2章 系统总体设计方案分析 |
| 2.1 系统需求分析 |
| 2.2 系统总体设计及实施方案 |
| 2.2.1 多导睡眠生物电信号监测系统的总体方案 |
| 2.2.2 高精度生物电信号源的总体设计方案 |
| 2.3 应用的关键技术 |
| 2.3.1 人体生物电信号模型 |
| 2.3.2 脑电信号噪声抑制技术 |
| 2.3.3 DDS技术 |
| 2.4 本章小结 |
| 第3章 多导睡眠生物电信号监测系统设计 |
| 3.1 电源管理部分 |
| 3.2 模拟设计部分 |
| 3.2.1 噪声分析及低噪声设计 |
| 3.2.2 模拟前端电路 |
| 3.2.3 ADC采集电路 |
| 3.2.4 右腿驱动电路 |
| 3.2.5 阻抗检测电路 |
| 3.3 数字设计部分 |
| 3.4 接口安全保护 |
| 3.5 本章小结 |
| 第4章 高精度生物电信号源设计 |
| 4.1 高精度生物电信号源的硬件部分 |
| 4.1.1 电源模块电路 |
| 4.1.2 FPGA配置电路及时钟复位电路 |
| 4.1.3 DDR3模块 |
| 4.1.4 D/A转换模块 |
| 4.1.5 滤波模块 |
| 4.1.6 程控人体阻抗网络模块 |
| 4.2 高精度生物电信号源的软件部分 |
| 4.2.1 基于Quartus软件实现的数字接口平台 |
| 4.2.2 基于Eclipse软件实现的软核平台 |
| 4.3 本章小结 |
| 第5章 系统测试和验证 |
| 5.1 系统开发和调试 |
| 5.1.1 系统开发 |
| 5.1.2 系统调试 |
| 5.2 信号源性能测试和验证 |
| 5.2.1 输出信号一致性测试 |
| 5.2.2 输出信号幅度平坦度测试 |
| 5.2.3 生物电信号回放测试 |
| 5.2.4 热成像测试 |
| 5.3 监测系统性能测试和验证 |
| 5.3.1 噪声水平测试 |
| 5.3.2 共模抑制比测试 |
| 5.3.3 输入阻抗测试 |
| 5.3.4 通频带宽测试 |
| 5.3.5 耐极化电压测试 |
| 5.4 睡眠生物电信号采集实验及结果分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间承担的科研任务与主要成果 |
| 致谢 |
（9）一种具有数字高精度预补偿功能的磁共振梯度方案（论文提纲范文）
| 内容摘要 |
| Abstract |
| 绪论 |
| 1.1 课题背景 |
| 1.2 波形预补偿技术研究现状 |
| 1.3 本文主要研究内容 |
| 第二章 硬件系统 |
| 2.1 谱仪结构 |
| 2.2 梯度波形发生器的硬件结构 |
| 第三章 梯度系统中的问题分析 |
| 3.1 梯度中的涡流问题 |
| 3.1.1 涡流的产生 |
| 3.1.2 涡流对成像的影响分析 |
| 3.1.3 涡流问题的解决方法 |
| 3.2 梯度中的延时问题 |
| 第四章 涡流波形预补偿方案与实现 |
| 4.1 预补偿方案 |
| 4.2 预补偿计算模块 |
| 4.3 高速计算与时钟同步触发 |
| 4.3.1 DAC输出控制模块设计 |
| 4.3.2 高速计算与时钟同步触发 |
| 4.4 其余配套逻辑 |
| 4.5 仿真测试 |
| 第五章 涡流波形预补偿实验 |
| 5.1 涡流的测量 |
| 5.1.1 涡流测量序列 |
| 5.1.2 数据选取和相位解卷绕 |
| 5.1.3 剩磁修正梯度 |
| 5.2 预补偿参数的求解 |
| 5.3 实验结果 |
| 5.3.1 涡流测量序列采集的K空间数据 |
| 5.3.2 预补偿前后涡流场对比 |
| 5.3.3 成像结果对比 |
| 第六章 总结与展望 |
| 参考文献 |
| 在学期间所取得的科研成果 |
| 致谢 |
（10）数字输出的微型短波红外铟镓砷光谱组件研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 红外光谱传感物联网简介 |
| 1.2 红外光谱仪的微型化发展 |
| 1.3 InGaAs光谱组件的智能化发展 |
| 1.4 数字输出光谱组件的优势 |
| 1.5 论文研究目的和主要内容 |
| 第2章 焦平面读出电路设计基础 |
| 2.1 输入级电路 |
| 2.2 采样保持电路 |
| 2.3 模拟输出级电路 |
| 2.4 差分电路 |
| 2.5 模数转换电路 |
| 2.5.1 模数转换的原理 |
| 2.5.2 模数转换器的静态性能 |
| 2.5.3 模数转换器的动态性能 |
| 2.5.4 Flash ADC |
| 2.5.5 Two-step ADC |
| 2.5.6 Pipe-line ADC |
| 2.5.7 Single Slope ADC |
| 2.5.8 SAR ADC |
| 2.5.9 Δ-ΣADC |
| 2.6 小结 |
| 第3章 数字输出光谱组件读出电路芯片设计 |
| 3.1 CTIA输入级电路设计 |
| 3.1.1 输入级运放设计 |
| 3.1.2 积分电容选取 |
| 3.1.3 复位开关和增益选择开关设计 |
| 3.1.4 电路仿真结果 |
| 3.2 相关双采样电路设计 |
| 3.2.1 采样电容的选取 |
| 3.2.2 采样开关设计 |
| 3.3 输出级电路设计 |
| 3.3.1 单元输出电路设计 |
| 3.3.2 单元电路版图设计 |
| 3.4 差分电路设计 |
| 3.5 逐次逼近模数转换电路设计 |
| 3.5.1 模数转换结构的选定 |
| 3.5.2 14位电荷重分布DAC设计 |
| 3.5.3 比较器设计 |
| 3.5.4 逐次逼近逻辑与并串转换电路设计 |
| 3.5.5 整体电路版图 |
| 3.6 读出电路性能仿真计算 |
| 3.6.1 模拟信号输出模块性能计算 |
| 3.6.2 模数转换电路性能计算 |
| 3.6.3 电路整体仿真 |
| 3.7 小结 |
| 第4章 电路芯片测试与分析 |
| 4.1 模数转换电路芯片测试与分析 |
| 4.1.1 电路测试系统介绍 |
| 4.1.2 模数转换电路芯片性能测试 |
| 4.1.3 模数转换电路与InGaAs焦平面耦合测试 |
| 4.2 数字输出读出电路模块测试与分析 |
| 4.2.1 功能测试 |
| 4.2.2 功耗与读出速率测试 |
| 4.2.3 输出非均匀性测试 |
| 4.2.4 噪声测试 |
| 4.2.5 整体性能测试 |
| 4.3 数字信号抖动分析 |
| 4.3.1 输入电压波动 |
| 4.3.2 满量程电压波动 |
| 4.3.3 参考电压波动 |
| 4.3.4 电源纹波 |
| 4.3.5 ADC噪声 |
| 4.4 ADC芯片噪声分析 |
| 4.4.1 开关电容阵列噪声 |
| 4.4.2 比较器噪声 |
| 4.4.3 电路仿真验证 |
| 4.4.4 ADC电路输出抖动实测结果及分析 |
| 4.5 小结 |
| 第5章 数字输出光谱组件应用研究 |
| 5.1 数字输出光谱组件研制 |
| 5.2 数字输出光谱组件通道数标定 |
| 5.3 数字输出光谱组件硬件电路设计 |
| 5.3.1 驱动电路设计 |
| 5.3.2 译码电路设计 |
| 5.4 新型数字输出微型物联网光谱感知节点 |
| 5.4.1 节点系统信噪比与光谱分辨率测试 |
| 5.4.2 波长准确性和波长重复性测试 |
| 5.4.3 数字信号抖动对光谱曲线准确性的影响 |
| 5.5 物联网光谱感知节点应用实验 |
| 5.5.1 光谱传感物联网设计 |
| 5.5.2 光谱传感物联网实验 |
| 5.6 小结 |
| 第6章 总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
四、高精度数字波形发生器（论文参考文献）
- [1]多通道精密同步任意波形合成模块设计与实现[D]. 陈朝阳. 电子科技大学, 2021(01)
- [2]低杂散任意波形发生器硬件电路设计[D]. 巩佳宁. 电子科技大学, 2021(01)
- [3]基于混合存储模式的高速复杂序列波形合成模块设计[D]. 王震. 电子科技大学, 2021(01)
- [4]基于JESD204B接口DAC的任意波形发生模块同步性分析及验证[D]. 吕红亮. 电子科技大学, 2021(01)
- [5]一种双通道高采样率波形合成技术的设计实现[D]. 赵若妤. 电子科技大学, 2021(01)
- [6]0～10GHz任意波形发生器关键技术研究[D]. 朱海鹏. 西安电子科技大学, 2020(05)
- [7]3GSPS DAC并行伪插值波形合成模块设计[D]. 黄舜. 电子科技大学, 2020(07)
- [8]多导睡眠生物电信号监测与评估系统的设计与实现[D]. 屈胜平. 燕山大学, 2020(01)
- [9]一种具有数字高精度预补偿功能的磁共振梯度方案[D]. 杨帆. 华东师范大学, 2020(11)
- [10]数字输出的微型短波红外铟镓砷光谱组件研究[D]. 魏杨. 中国科学院大学(中国科学院上海技术物理研究所), 2019(03)
标签：jesd204b论文; 时钟同步论文; 时钟信号论文; 序列模式论文; 控制测试论文;